F-Tile Interlaken Intel FPGA IP Design Example

Pandhuan wiwitan cepet

F-Tile Interlaken Intel® FPGA IP inti nyedhiyakake testbench simulasi. Desain hardware exampsing ndhukung kompilasi lan testing hardware bakal kasedhiya ing piranti lunak Intel Quartus® Prime Pro Edition versi 21.4. Nalika sampeyan nggawe desain example, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain.
Testbench lan desain example ndhukung mode NRZ lan PAM4 kanggo piranti F-kothak. F-Tile Interlaken Intel FPGA IP inti ngasilake desain examples kanggo kombinasi didhukung ing ngisor iki nomer dalan lan tarif data.

IP Didhukung Kombinasi Jumlah Lajur lan Data Rate
Kombinasi ing ngisor iki didhukung ing piranti lunak Intel Quartus Prime Pro Edition versi 21.3. Kabeh kombinasi liyane bakal didhukung ing versi mangsa saka Intel Quartus Prime Pro Edition.

Jumlah Lanes	Tarif Lane (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	ya wis	–	ya wis	ya wis	–
6	–	–	–	ya wis	ya wis
8	–	–	ya wis	ya wis	–
10	–	–	ya wis	ya wis	–
12	–	ya wis	ya wis	ya wis	–

Gambar 1.Langkah Pangembangan Desain Example

Cathetan: Kompilasi lan Pengujian Hardware bakal kasedhiya ing piranti lunak Intel Quartus Prime Pro Edition versi 21.4.
Desain inti F-Tile Interlaken Intel FPGA IP example ndhukung fitur ing ngisor iki:

• TX internal kanggo mode loopback serial RX
• Ngasilake paket ukuran tetep kanthi otomatis
• Kapabilitas mriksa paket dhasar
• Kemampuan kanggo nggunakake System Console kanggo ngreset desain kanggo tujuan testing maneh

Gambar 2. Diagram Blok Dhuwur

Informasi sing gegandhengan

• F-Tile Interlaken Intel FPGA IP User Guide
• Cathetan Rilis IP Intel FPGA F-Tile Interlaken

Persyaratan Hardware lan Piranti Lunak

Kanggo nyoba mantanampdesain, nggunakake hardware lan software ing ngisor iki:

• Piranti lunak Intel Quartus Prime Pro Edition versi 21.3
• Konsol Sistem
• Simulator sing didhukung:
  • Sinopsi* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE utawa Questa*

Cathetan:  Dhukungan hardware kanggo desain exampbakal kasedhiya ing piranti lunak Intel Quartus Prime Pro Edition versi 21.4.

Nggawe Desain

Gambar 3. tata cara

Tindakake langkah iki kanggo generate ex desainample lan testbench:

1. Ing piranti lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard kanggo nggawe proyek Intel Quartus Prime anyar, utawa klik File ➤ Open Project kanggo mbukak proyek Intel Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti.
2. Nemtokake kulawarga piranti Agilex lan pilih piranti nganggo F-Tile kanggo desain sampeyan.
3. Ing Katalog IP, goleki lan klik kaping pindho F-Tile Interlaken Intel FPGA IP. Jendhela New IP Variant katon.
4. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
5. Klik OK. Editor parameter katon.

Gambar 4. ExampTab Desain Kab

6. Ing tab IP, nemtokake paramèter kanggo variasi inti IP.
7. Ing Examptab Desain, pilih pilihan Simulasi kanggo generate testbench.
Cathetan: Pilihan sintesis kanggo hardware exampdesain, sing bakal kasedhiya ing piranti lunak Intel Quartus Prime Pro Edition versi 21.4.
8. Kanggo Format HDL Generated, loro Verilog lan VHDL pilihan kasedhiya.
9. Klik Generate Examplan Desain. Pilih ExampJendhela Direktori Desain katon.
10. Yen sampeyan pengin ngowahi desain examppath direktori utawa jeneng saka standar sing ditampilake (ilk_f_0_example_design), telusuri menyang path anyar lan ketik ex desain anyarampjeneng direktori.
11. Klik OK.

Cathetan: Ing F-Tile Interlaken Intel FPGA IP desain example, a SystemPLL instantiated otomatis, lan disambungake menyang F-Tile Interlaken Intel FPGA IP inti. Path hierarki SystemPLL ing desain exampiku:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL ing desain example nuduhake jam referensi 156.26 MHz padha karo Transceiver.

Struktur Direktori

F-Tile Interlaken Intel FPGA IP inti ngasilake ing ngisor iki files kanggo desain example:
Gambar 5. Struktur Direktori

Tabel 2. Desain Hardware Example File Katrangan
Iki files ana ingample_installation_dir>/ilk_f_0_exampdirektori le_design.

File Jeneng	Katrangan
example_design.qpf	Proyek Intel Quartus Prime file.
example_design.qsf	Setelan proyek Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Watesan Desain Synopsys file. Sampeyan bisa nyalin lan ngowahi kanggo desain sampeyan dhewe.
sysconsole_testbench.tcl	Utama file kanggo ngakses System Console

Cathetan: Dhukungan hardware kanggo desain exampbakal kasedhiya ing piranti lunak Intel Quartus Prime Pro Edition versi 21.4.

Tabel 3. Testbench File Katrangan

Iki file ana ingample_installation_dir>/ilk_f_0_example_design/ exampdirektori le_design/rtl.

File jeneng	Katrangan
top_tb.sv	Testbench tingkat paling dhuwur file.

Tabel 4. Testbench Scripts

Iki files ana ingample_installation_dir>/ilk_f_0_example_design/ exampdirektori le_design/testbench

File jeneng	Katrangan
run_vcs.sh	Skrip Synopsys VCS kanggo mbukak testbench.
run_vcsmx.sh	Skrip Synopsys VCS MX kanggo mbukak testbench.
run_mentor.tcl	Siemens EDA ModelSim SE utawa skrip Questa kanggo mbukak testbench.

Simulating Design Examping Testbench

Gambar 6. Tata cara

Tindakake langkah iki kanggo simulasi testbench:

1. Ing command prompt, ganti menyang direktori simulasi testbench. Path direktori yaikuample_installation_dir>/misample_design / testbench.
2. Jalanake skrip simulasi kanggo simulator sing didhukung pilihan sampeyan. Skrip nyusun lan mbukak testbench ing simulator. Skrip sampeyan kudu mriksa manawa jumlah SOP lan EOP cocog sawise simulasi rampung.

Tabel 5. Langkah-langkah kanggo Run Simulasi

Simulator	instruksi
VCS	Ing baris perintah, ketik:   sh run_vcs.sh
VCS MX	Ing baris perintah, ketik:   sh run_vcsmx.sh
ModelSim SE utawa Questa	Ing baris perintah, ketik:   vsim -do run_mentor.tcl Yen sampeyan luwih seneng simulasi tanpa nggawa GUI ModelSim, ketik:   vsim -c -do run_mentor.tcl

3. Analisis asil. Simulasi sukses ngirim lan nampa paket, lan nampilake "Test LULUS".

Testbench kanggo desain example ngrampungake tugas ing ngisor iki:

• Instantiates inti F-Tile Interlaken Intel FPGA IP.
• Nyetak status PHY.
• Priksa sinkronisasi metaframe (SYNC_LOCK) lan wates tembung (Blok) (WORD_LOCK).
• Ngenteni jalur individu dikunci lan didadekake siji.
• Miwiti ngirim paket.
• Priksa statistik paket:
  • kesalahan CRC24
  • SOP
  • EOPs

Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses:

Nyusun Desain Example

1. Mesthekake mantanampgenerasi desain le lengkap.
2. Ing piranti lunak Intel Quartus Prime Pro Edition, bukak proyek Intel Quartus Primeample_installation_dir>/misample_design.qpf>.
3. Ing menu Processing, klik Start Compilation.

Desain Example Katrangan

Desain example nduduhake fungsi inti Interlaken IP.

Desain Example Komponen

mantanampdesain le nyambung sistem lan jam referensi PLL lan komponen desain dibutuhake. mantanample desain configures inti IP ing mode loopback internal lan ngasilake paket ing antarmuka transfer data pangguna TX inti IP. Inti IP ngirim paket kasebut ing jalur loopback internal liwat transceiver.
Sawise panrima inti IP nampa paket ing path loopback, proses Interlaken paket lan ngirim ing antarmuka transfer data pangguna RX. mantanample desain mriksa sing paket ditampa lan ditularaké cocog.
Desain F-Tile Interlaken Intel IP example kalebu komponen ing ngisor iki:

1. F-Tile Interlaken Intel FPGA IP inti
2. Generator Paket lan Pemeriksa Paket
3. Referensi F-Tile lan Jam PLL Sistem Intel FPGA IP inti

Sinyal Antarmuka

Tabel 6. Desain ExampSinyal Antarmuka

Jeneng Port	arah	Jembar (Bit)	Katrangan
mgmt_clk	Input	1	Input jam sistem. Frekuensi jam kudu 100 MHz.
pll_ref_clk	Input	1	Jam referensi Transceiver. Nyopir RX CDR PLL.
rx_pin	Input	Jumlah lajur	Pin data panampa SERDES.
tx_pin	Output	Jumlah lajur	Kirimake pin data SERDES.
rx_pin_n(1)	Input	Jumlah lajur	Pin data panampa SERDES.
tx_pin_n(1)	Output	Jumlah lajur	Kirimake pin data SERDES.
mac_clk_pll_ref	Input	1	Sinyal iki kudu mimpin dening PLL lan kudu nggunakake sumber jam padha sing drive pll_ref_clk. Sinyal iki mung kasedhiya ing variasi piranti mode PAM4.
usr_pb_reset_n	Input	1	Ngreset sistem.

(1) Mung kasedhiya ing varian PAM4.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

Register Peta

Cathetan:

• Desain Example ndhaftar alamat diwiwiti karo 0x20 ** nalika Interlaken IP inti ndhaftar alamat diwiwiti karo 0x10 **.
• Alamat register F-tile PHY diwiwiti kanthi 0x30** nalika alamat register FEC F-tile diwiwiti karo 0x40**. Register FEC mung kasedhiya ing mode PAM4.
• Kode akses: RO—Mung Waca, lan RW—Waca/Tulis.
• Konsol sistem maca desain example ndhaptar lan laporan status test ing layar.

Tabel 7. Desain Example Register Peta

Offset	jeneng	Akses	Katrangan
8h00	dilindhungi
8h01	dilindhungi
8h02	Reset sistem PLL	RO	Bit ing ngisor iki nuduhake panjalukan reset PLL sistem lan ngaktifake nilai: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	RX lane didadekake siji	RO	Nuduhake keselarasan lane RX.
8h04	WORD dikunci	RO	[NUM_LANES–1:0] – Identifikasi wates tembung (blok).
8h05	Sinkronisasi dikunci	RO	[NUM_LANES–1:0] – Sinkronisasi Metaframe.
8'h06 - 8'h09	Jumlah kesalahan CRC32	RO	Nuduhake count kesalahan CRC32.
8 h0a	Jumlah kesalahan CRC24	RO	Nuduhake count kesalahan CRC24.
8h0b	Sinyal Overflow/Underflow	RO	Bit ing ngisor iki nuduhake: • Bit [3] - sinyal underflow TX • Bit [2] – sinyal kebanjiran TX • Bit [1] – Sinyal overflow RX
8h0c	Jumlah SOP	RO	Nuduhake nomer SOP.
8h0d	Jumlah EOP	RO	Nuduhake nomer EOP
8h0e	Etungan kesalahan	RO	Nuduhake jumlah kesalahan ing ngisor iki: • Mundhut alignment lane • Tembung kontrol ilegal • Pola framing ilegal • Ora ana indikator SOP utawa EOP
8h0f	send_data_mm_clk	RW	Tulis 1 nganti bit [0] kanggo ngaktifake sinyal generator.
8h10	Kesalahan mriksa		Nuduhake kesalahan mriksa. (Kesalahan data SOP, kesalahan nomer saluran, lan kesalahan data PLD)
8h11	Sistem PLL lock	RO	Bit [0] nuduhake indikasi kunci PLL.
8h14	TX SOP count	RO	Nuduhake nomer SOP sing digawe dening generator paket.
8h15	TX EOP count	RO	Nuduhake nomer EOP sing digawe dening generator paket.
8h16	Paket terus menerus	RW	Tulis 1 nganti bit [0] kanggo ngaktifake paket terus-terusan.
terus…

Offset	jeneng	Akses	Katrangan
8h39	ECC kesalahan count	RO	Nuduhake nomer kasalahan ECC.
8h40	ECC didandani count kesalahan	RO	Nuduhake nomer kasalahan ECC didandani.
8h50	kothak_tx_rst_n	WO	Reset kothak kanggo SRC kanggo TX.
8h51	tile_rx_rst_n	WO	Reset kothak menyang SRC kanggo RX.
8h52	tile_tx_rst_ack_n	RO	Reset kothak ngakoni saka SRC kanggo TX.
8h53	tile_rx_rst_ack_n	RO	Reset kothak ngakoni saka SRC kanggo RX.

Reset

Ing inti F-Tile Interlaken Intel FPGA IP, sampeyan miwiti reset (reset_n = 0) lan terus nganti inti IP ngasilake reset ngakoni (reset_ack_n = 0). Sawise reset dibusak (reset_n=1), reset ngakoni bali menyang negara wiwitan
(reset_ack_n=1). Ing desain example, a rst_ack_sticky ndhaftar ngemu reset ngakoni pratelan lan banjur micu aman saka reset (reset_n = 1). Sampeyan bisa nggunakake cara alternatif sing cocog karo kabutuhan desain sampeyan.

penting: Ing skenario ing ngendi loopback serial internal dibutuhake, sampeyan kudu ngeculake TX lan RX saka F-kothak kanthi kapisah ing urutan tartamtu. Deleng skrip konsol sistem kanggo informasi luwih lengkap.

Gambar 7. Reset Urutan ing Mode NRZ

Gambar 8. Reset Urutan ing Mode PAM4

F-Tile Interlaken Intel FPGA IP Design Example Arsip Pandhuan pangguna

Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi Intel Quartus Prime	Versi IP inti	Pandhuan pangguna
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Pandhuan pangguna

Riwayat Revisi Dokumen kanggo F-Tile Interlaken Intel FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2021.10.04	21.3	3.0.0	• Added support kanggo kombinasi tarif lane anyar. Kanggo informasi luwih lengkap, waca Tabel: IP Didhukung Kombinasi Jumlah Lane lan Data Rate. • Nganyari dhaptar simulator sing didhukung ing bagean: Persyaratan Hardware lan Piranti Lunak. • Nambahake daftar ulang anyar ing bagean: Register Peta.
2021.06.21	21.2	2.0.0	Rilis wiwitan.

Dokumen / Sumber Daya

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Pandhuan pangguna F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, Desain IP Example, Desain Example

Referensi

• Manual pangguna