F Tile Serial Lite IV Intel FPGA IP User Guide

Isine ndhelikake

1 F Tile Serial Lite IV Intel FPGA IP

2 Dokumen / Sumber Daya

2.1 Referensi

3 Kiriman sing gegandhengan

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP User Guide
Dianyari kanggo Intel® Quartus® Prime Design Suite: 22.1 Versi IP: 5.0.0

Versi Online Kirim Umpan Balik

UG-20324

ID: 683074 Versi: 2022.04.28

Isine
Isine
1. Babagan F-Tile Serial Lite IV Intel® FPGA IP User Guide…………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Swaraview………………………………………………………. 6 2.1. Informasi Rilis ……………………………………………………………………………..7 2.2. Fitur sing Didhukung …………………………………………………………………………… 7 2.3. Tingkat Dhukungan Versi IP……………………………………………………………………..8 2.4. Dhukungan Tingkat Kacepetan Piranti……………………………………………………………………..8 2.5. Panggunaan Sumber Daya lan Latensi………………………………………………………………9 2.6. Efisiensi Bandwidth ……………………………………………………………… 9
3. Miwiti ……………………………………………………………………………. 11 3.1. Nginstal lan Lisensi Intel FPGA IP Cores…………………………………………………… 11 3.1.1. Mode Evaluasi IP FPGA Intel……………………………………………………. 11 3.2. Nemtokake Parameter lan Pilihan IP ……………………………………………………… 14 3.3. Digawe File Struktur ………………………………………………………………… 14 3.4. Simulasi Intel FPGA IP Cores……………………………………………………………… 16 3.4.1. Simulasi lan Verifikasi Desain……………………………………………… 17 3.5. Synthesizing IP Cores ing Alat EDA Liyane………………………………………………………. 17 3.6. Nyusun Rancangan Lengkap …………………………………………………………………..18
4. Deskripsi Fungsional………………………………………………………………………… 19 4.1. TX Datapath……………………………………………………………………………………..20 4.1.1. Adaptor TX MAC………………………………………………………………………… 21 4.1.2. Sisipan Tembung Kontrol (CW)……………………………………………………………… 23 4.1.3. TX CRC…………………………………………………………………………28 4.1.4. TX MII Encoder………………………………………………………………………….29 4.1.5. TX PCS lan PMA……………………………………………………………….. 30 4.2. RX Datapath …………………………………………………………………………. 30 4.2.1. RX PCS lan PMA………………………………………………………………………….. 31 4.2.2. Dekoder RX MII………………………………………………………………………… 31 4.2.3. RX CRC………………………………………………………………………… 31 4.2.4. RX Deskew……………………………………………………………………………….32 4.2.5. Penghapusan RX CW………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP Clock Architecture…………………………………………. 36 4.4. Reset lan Link Initialization…………………………………………………………………………..37 4.4.1. TX Reset lan Urutan Inisialisasi ……………………………………………………. 38 4.4.2. RX Reset lan Urutan Inisialisasi ………………………………………………. 39 4.5. Link Rate lan Perhitungan Efisiensi Bandwidth…………………………………………………….. 40
5. Parameter ……………………………………………………………………………. 42
6. F-Tile Serial Lite IV Sinyal Antarmuka IP FPGA Intel…………………………………………….. 44 6.1. Sinyal Jam …………………………………………………………………………….44 6.2. Reset Sinyal………………………………………………………………………… 44 6.3. Sinyal MAC…………………………………………………………………………………….. 45 6.4. Sinyal Konfigurasi Ulang Transceiver…………………………………………………… 48 6.5. Sinyal PMA …………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP User Guide 2

Kirimi Umpan Balik

Isine
7. Ngrancang nganggo F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. Pedoman Reset …………………………………………………………………………….. 51 7.2. Pedoman Penanganan Kesalahan………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives…………………………………………. 52 9. Riwayat Revisi Dokumen kanggo F-Tile Serial Lite IV Intel FPGA IP User Guide………53

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 3

683074 | 2022.04.28 Kirimi Umpan Balik

1. Babagan F-Tile Serial Lite IV Intel® FPGA IP User Guide

Dokumen iki njlèntrèhaké fitur IP, gambaran arsitektur, langkah-langkah kanggo gawé, lan pedoman kanggo ngrancang F-Tile Serial Lite IV Intel® FPGA IP nggunakake transceiver F-tile ing piranti Intel AgilexTM.

Tujuwan pamirsa

Dokumen iki ditrapake kanggo pangguna ing ngisor iki:
· Desain arsitek kanggo nggawe pilihan IP sajrone tahap perencanaan desain tingkat sistem
· Desainer hardware nalika nggabungake IP menyang desain tingkat sistem
· Insinyur validasi sajrone simulasi tingkat sistem lan fase validasi hardware

Dokumen sing gegandhengan

Tabel ing ngisor iki nampilake dokumen referensi liyane sing ana gandhengane karo F-Tile Serial Lite IV Intel FPGA IP.

Tabel 1.

Dokumen sing gegandhengan

Referensi

F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna

Lembar Data Piranti Intel Agilex

Katrangan
Dokumen iki nyedhiyakake generasi, pedoman panggunaan, lan deskripsi fungsional babagan desain F-Tile Serial Lite IV Intel FPGA IP examples ing piranti Intel Agilex.
Dokumen iki nggambarake karakteristik listrik, karakteristik ngoper, spesifikasi konfigurasi, lan wektu kanggo piranti Intel Agilex.

Tabel 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronim lan Daftar Akronim Glosarium
Akronim

Tembung Kontrol Ekspansi Reed-Solomon Forward Error Correction Fisik Sedheng Lampiran Transmitter Receiver Pulse-Amplitude Modulation 4-Level Non-bali-kanggo-nol

terus…

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

ISO 9001:2015 Registered

1. Babagan F-Tile Serial Lite IV Intel® FPGA IP User Guide 683074 | 2022.04.28

PCS MII XGMII

Akronim

Expansion Physical Coding Sublayer Media Interface Independen 10 Gigabit Media Interface Independent

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 5

683074 | 2022.04.28 Kirimi Umpan Balik

2. F-Tile Serial Lite IV Intel FPGA IP Swaraview

Gambar 1.

F-Tile Serial Lite IV Intel FPGA IP cocok kanggo komunikasi data bandwidth dhuwur kanggo aplikasi chip-to-chip, board-to-board, lan backplane.

F-Tile Serial Lite IV Intel FPGA IP nggabungake kontrol akses media (MAC), sublayer coding fisik (PCS), lan pamblokiran lampiran media fisik (PMA). IP ndhukung kecepatan transfer data nganti 56 Gbps saben jalur kanthi maksimal papat jalur PAM4 utawa 28 Gbps saben jalur kanthi maksimal 16 jalur NRZ. IP iki nawakake bandwidth dhuwur, pigura overhead kurang, count I/O kurang, lan ndhukung skalabilitas dhuwur ing nomer loro lan kacepetan. IP iki uga gampang reconfigurable karo dhukungan saka sawetara saka sudhut data tarif karo mode Ethernet PCS saka transceiver F-kothak.

IP iki ndhukung rong mode transmisi:
· Mode dhasar–Iki minangka mode streaming murni ing ngendi data dikirim tanpa paket wiwitan, siklus kosong, lan paket pungkasan kanggo nambah bandwidth. IP njupuk data sah pisanan minangka wiwitan bledosan.
· Mode lengkap–Iki minangka mode transfer paket. Ing mode iki, IP ngirim bledosan lan siklus sinkronisasi ing wiwitan lan pungkasan paket minangka delimiters.

F-Tile Serial Lite IV Dhuwur Level Blok Diagram

Avalon Streaming Antarmuka TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n bit jalur (mode NRZ)/2*n bit jalur (mode PAM4)

TX MAC

Adaptor INSERT

MII EKODE

PCS khusus

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Bit Jalur (mode PAM4)/ n Bit Jalur (mode NRZ)
Antarmuka Serial TX

Avalon Streaming Antarmuka RX
64*n bit jalur (mode NRZ)/2*n bit jalur (mode PAM4)

RX PCS

CW RMV

DESKEW

MII

& ALIGN DECODE

RX MII

EMIB

DECODE BLOCK SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n Bit Jalur (mode PAM4)/ n Bit Jalur (mode NRZ) Antarmuka Serial RX
Avalon Memory-Mapped Interface Register Config

Legenda

Logika alus

Logika keras

ISO 9001:2015 Registered

2. F-Tile Serial Lite IV Intel FPGA IP Swaraview 683074 | 2022.04.28

Sampeyan bisa generate F-Tile Serial Lite IV Intel FPGA IP desain examples kanggo mangerteni sing luwih lengkap babagan fitur IP. Waca F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna.
Informasi sing Gegandhengan · Katrangan Fungsional ing kaca 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna

2.1. Rilis Informasi

Versi Intel FPGA IP cocog karo versi piranti lunak Intel Quartus® Prime Design Suite nganti v19.1. Miwiti ing piranti lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP duwe skema versi anyar.

Nomer versi Intel FPGA IP (XYZ) bisa diganti karo saben versi piranti lunak Intel Quartus Prime. Owah-owahan ing:

· X nuduhake revisi utama IP. Yen sampeyan nganyari piranti lunak Intel Quartus Prime, sampeyan kudu nggawe maneh IP.
· Y nuduhake IP kalebu fitur anyar. Gawe maneh IP sampeyan kanggo nyakup fitur-fitur anyar iki.
· Z nuduhake IP kalebu owah-owahan cilik. Gawe maneh IP sampeyan kanggo nyakup owah-owahan kasebut.

Tabel 3.

F-Tile Serial Lite IV Intel FPGA IP Release Informasi

Item Versi IP Intel Quartus Prime Version Release Date Ordering Code

5.0.0 22.1 2022.04.28 IP-SLITE4F

Katrangan

2.2. Fitur sing didhukung
Tabel ing ngisor iki nampilake fitur sing kasedhiya ing F-Tile Serial Lite IV Intel FPGA IP:

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 7

2. F-Tile Serial Lite IV Intel FPGA IP Swaraview 683074 | 2022.04.28

Tabel 4.

F-Tile Serial Lite IV Intel FPGA IP Fitur

Fitur

Katrangan

Transfer data

· Kanggo mode PAM4:
- FHT mung ndhukung 56.1, 58, lan 116 Gbps saben jalur kanthi maksimal 4 jalur.
- FGT ndhukung nganti 58 Gbps saben jalur kanthi maksimal 12 jalur.
Deleng Tabel 18 ing kaca 42 kanggo rincian liyane babagan tarif data transceiver sing didhukung kanggo mode PAM4.
· Kanggo mode NRZ:
- FHT mung ndhukung 28.05 lan 58 Gbps saben jalur kanthi maksimal 4 jalur.
- FGT ndhukung nganti 28.05 Gbps saben jalur kanthi maksimal 16 jalur.
Waca Tabel 18 ing kaca 42 kanggo rincian liyane babagan tarif data transceiver sing didhukung kanggo mode NRZ.
· Ndhukung mode streaming (Dasar) utawa paket (Full).
· Ndhukung paket pigura nduwur sirah murah.
· Ndhukung transfer granularity byte kanggo saben ukuran bledosan.
· Ndhukung alignment lane sing diwiwiti pangguna utawa otomatis.
· Ndhukung periode alignment sing bisa diprogram.

PCS

· Migunakake logika IP hard sing sesambungan karo transceiver Intel Agilex F-tile kanggo ngurangi sumber daya logika alus.
· Ndhukung mode modulasi PAM4 kanggo spesifikasi 100GBASE-KP4. RS-FEC tansah diaktifake ing mode modulasi iki.
· Ndhukung NRZ kanthi mode modulasi RS-FEC opsional.
· Ndhukung 64b/66b encoding decoding.

Deteksi kesalahan lan Penanganan

· Ndhukung mriksa kesalahan CRC ing jalur data TX lan RX. · Ndhukung mriksa kesalahan link RX. · Ndhukung deteksi kesalahan RX PCS.

Antarmuka

· Ndhukung mung transfer paket dupleks lengkap kanthi pranala independen.
· Migunakake interconnect point-to-point menyang macem-macem piranti FPGA kanthi latensi transfer sing sithik.
· Ndhukung prentah sing ditetepake pangguna.

2.3. Tingkat Dhukungan Versi IP

Piranti lunak Intel Quartus Prime lan dhukungan piranti Intel FPGA kanggo F-Tile Serial Lite IV Intel FPGA IP kaya ing ngisor iki:

Tabel 5.

Versi IP lan Tingkat Dhukungan

Intel Quartus Prime 22.1

Piranti transceiver Intel Agilex F-tile

IP Versi Simulasi Kompilasi Hardware Design

5.0.0

2.4. Dhukungan Kelas Kacepetan Piranti
F-Tile Serial Lite IV Intel FPGA IP ndhukung tingkat kacepetan ing ngisor iki kanggo piranti Intel Agilex F-tile: · Kelas kacepetan transceiver: -1, -2, lan -3 · Kelas kacepetan inti: -1, -2, lan - 3

F-Tile Serial Lite IV Intel® FPGA IP User Guide 8

Kirimi Umpan Balik

2. F-Tile Serial Lite IV Intel FPGA IP Swaraview 683074 | 2022.04.28

Informasi sing gegandhengan
Lembar Data Piranti Intel Agilex Informasi liyane babagan tingkat data sing didhukung ing transceiver Intel Agilex F-tile.

2.5. Panggunaan Sumber Daya lan Latency

Sumber daya lan latensi kanggo F-Tile Serial Lite IV Intel FPGA IP dipikolehi saka piranti lunak Intel Quartus Prime Pro Edition versi 22.1.

Tabel 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP Resource Panggunaan
Pangukuran latensi adhedhasar latensi trip babak saka input inti TX menyang output inti RX.

Tipe Transceiver

Varian

Jumlah Mode Jalur Data RS-FEC ALM

Latensi (siklus jam inti TX)

FGT

28.05 Gbps NRZ 16

Cacat dhasar 21,691 65

Full Cacad 22,135 65

Dhasar Aktifake 21,915 189

Full Aktif 22,452 189

58 Gbps PAM4 12

Dhasar Aktifake 28,206 146

Full Aktif 30,360 146

FHT

58 Gbps NRZ

Dhasar Aktifake 15,793 146

Full Aktif 16,624 146

58 Gbps PAM4 4

Dhasar Aktifake 15,771 154

Full Aktif 16,611 154

116 Gbps PAM4 4

Dhasar Aktifake 21,605 128

Full Aktif 23,148 128

2.6. Efisiensi Bandwidth

Tabel 7.

Efisiensi Bandwidth

Mode Transceiver Variabel

PAM4

Mode streaming RS-FEC

Full Aktifake

Aktifake dhasar

Tingkat bit antarmuka serial ing Gbps (RAW_RATE)
Ukuran burst saka transfer jumlah tembung (BURST_SIZE) (1)
Periode keselarasan ing siklus jam (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Setelan

NRZ

kebak

dipatèni

diaktifake

28.0

2,048

4,096

Pateni dhasar 28.0

Diaktifake 28.0

4,194,304

4,096

4,096 terus…

(1) BURST_SIZE kanggo mode dhasar nyedhaki tanpa wates, mula akeh sing digunakake.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 9

2. F-Tile Serial Lite IV Intel FPGA IP Swaraview 683074 | 2022.04.28

Variabel

Setelan

64/66b enkode

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Ndhuwur saka ukuran burst ing jumlah tembung (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Periode panandha alignment 81,915 ing siklus jam (ALIGN_MARKER_PERIOD)

81,915

81,916

Jembar tandha alignment ing 5

siklus jam

(ALIGN_MARKER_WIDTH)

Efisiensi bandwidth (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Tingkat efektif (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Frekuensi jam pangguna maksimal (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Tarif Link Informasi Gegandhengan lan Pitungan Efisiensi Bandwidth ing kaca 40

(2) Ing mode Full, ukuran BURST_SIZE_OVHD kalebu START/END Tembung Kontrol sing dipasangake ing aliran data.
(3) Kanggo mode Dasar, BURST_SIZE_OVHD yaiku 0 amarga ora ana START/END sajrone streaming.
(4) Waca Link Rate lan Bandwidth Efficiency Pitungan kanggo pitungan efficiency bandwidth.
(5) Waca Link Rate lan Bandwidth Efficiency Pitungan kanggo pitungan tarif efektif.
(6) Waca Link Rate lan Pitakonan Efisiensi Bandwidth kanggo pitungan frekuensi jam pangguna maksimum.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 10

Kirimi Umpan Balik

683074 | 2022.04.28 Kirimi Umpan Balik

3. Miwiti

3.1. Nginstal lan Lisensi Intel FPGA IP Cores

Instalasi piranti lunak Intel Quartus Prime kalebu perpustakaan IP FPGA Intel. Pustaka iki nyedhiyakake akeh inti IP sing migunani kanggo panggunaan produksi tanpa mbutuhake lisensi tambahan. Sawetara inti Intel FPGA IP mbutuhake tuku lisensi kapisah kanggo panggunaan produksi. Mode Evaluasi IP FPGA Intel ngidini sampeyan ngevaluasi inti Intel FPGA IP sing dilisensi ing simulasi lan hardware, sadurunge mutusake tuku lisensi inti IP produksi lengkap. Sampeyan mung kudu tuku lisensi produksi lengkap kanggo intine Intel IP sing dilisensi sawise sampeyan ngrampungake testing hardware lan siyap nggunakake IP ing produksi.

Piranti lunak Intel Quartus Prime nginstal inti IP ing lokasi ing ngisor iki kanthi gawan:

Gambar 2.

Path Instalasi IP inti
intelFPGA(_pro) quartus - Ngandhut ip piranti lunak Intel Quartus Prime - Ngandhut perpustakaan IP FPGA Intel lan intine IP pihak katelu altera - Ngandhut kode sumber perpustakaan IP FPGA Intel - Ngandhut sumber IP FPGA Intel files

Tabel 8.

Lokasi Instalasi IP inti

Panggonan

Piranti lunak

:intelFPGA_proquarttusipaltera

Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platform Windows* Linux*

Cathetan:

Piranti lunak Intel Quartus Prime ora ndhukung spasi ing jalur instalasi.

3.1.1. Mode Evaluasi IP FPGA Intel
Mode Evaluasi IP Intel FPGA gratis ngidini sampeyan ngevaluasi inti Intel FPGA IP sing dilisensi ing simulasi lan hardware sadurunge tuku. Mode Evaluasi IP FPGA Intel ndhukung evaluasi ing ngisor iki tanpa lisensi tambahan:
· Simulasi prilaku inti Intel FPGA IP sing dilisensi ing sistem sampeyan. · Verifikasi fungsi, ukuran, lan kacepetan inti IP kanthi cepet lan gampang. · Nggawe pemrograman piranti winates wektu files kanggo desain sing kalebu intine IP. · Program piranti nganggo inti IP lan verifikasi desain sampeyan ing hardware.

ISO 9001:2015 Registered

3. Miwiti
683074 | 2022.04.28
Mode Evaluasi IP FPGA Intel ndhukung mode operasi ing ngisor iki:
· Tethered–Ngidini mbukak desain sing ngemot Intel FPGA IP sing dilisensi tanpa wates kanthi sambungan antarane papan lan komputer host. Mode tethered mbutuhake klompok aksi test gabungan serial (JTAG) kabel disambungake antarane JTAG port ing Papan lan komputer inang, kang mlaku Intel Quartus Perdhana Programmer kanggo dadi periode evaluasi hardware. Programmer mung mbutuhake instalasi minimal saka piranti lunak Intel Quartus Prime, lan ora mbutuhake lisensi Intel Quartus Prime. Komputer host ngontrol wektu evaluasi kanthi ngirim sinyal périodik menyang piranti liwat JTAG pelabuhan. Yen kabeh intine IP sing dilisensi ing mode tethered ndhukung desain, wektu evaluasi mlaku nganti evaluasi inti IP kadaluwarsa. Yen kabeh intine IP ndhukung wektu evaluasi tanpa wates, piranti ora bakal entek.
· Untethered–Ngidini mbukak desain sing ngemot IP sing dilisensi sajrone wektu winates. Inti IP bali menyang mode untethered yen piranti medhot saka komputer host sing nganggo piranti lunak Intel Quartus Prime. Inti IP uga bali menyang mode untethered yen inti IP dilisensi liyane ing desain ora ndhukung mode tethered.
Nalika wektu evaluasi kadaluwarsa kanggo sembarang dilisensi Intel FPGA IP ing desain, desain mandheg fungsi. Kabeh intine IP sing nggunakake Intel FPGA IP Evaluation Mode wektu metu bebarengan nalika sembarang inti IP ing desain kaping metu. Nalika wektu evaluasi kadaluwarsa, sampeyan kudu reprogram piranti FPGA sadurunge nerusake verifikasi hardware. Kanggo ngluwihi panggunaan inti IP kanggo produksi, tuku lisensi produksi lengkap kanggo inti IP.
Sampeyan kudu tuku lisensi lan ngasilake kunci lisensi produksi lengkap sadurunge bisa ngasilake pemrograman piranti sing ora diwatesi file. Sajrone Mode Evaluasi IP FPGA Intel, Compiler mung ngasilake pemrograman piranti winates wektu file ( _time_limited.sof) sing kadaluwarsa ing watesan wektu.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 12

Kirimi Umpan Balik

3. Miwiti 683074 | 2022.04.28

Gambar 3.

Aliran Mode Evaluasi IP Intel FPGA
Instal Piranti Lunak Intel Quartus Prime karo Intel FPGA IP Library

Parameter lan Instantiate Intel FPGA IP inti sing dilisensi

Verifikasi IP ing Simulator sing Didhukung

Kompilasi Desain ing Piranti Lunak Intel Quartus Prime

Nggawe Pemrograman Piranti Wektu-Watesan File

Program Piranti Intel FPGA lan Verifikasi Operasi ing Papan
Ora IP Siap Kanggo Gunakake Produksi?
Ya Tuku Produksi Lengkap
Lisensi IP

Cathetan:

Kalebu IP sing dilisensi ing Produk Komersial
Deleng pandhuan pangguna saben inti IP kanggo langkah parameterisasi lan rincian implementasine.
Intel lisènsi inti IP ing saben kursi, basis langgeng. Ragad lisensi kalebu pangopènan lan dhukungan taun pisanan. Sampeyan kudu gawe anyar kontrak pangopènan kanggo nampa nganyari, bug fix, lan technical support ngluwihi taun pisanan. Sampeyan kudu tuku lisensi produksi lengkap kanggo intine Intel FPGA IP sing mbutuhake lisensi produksi, sadurunge nggawe program files sing bisa digunakake kanggo wektu Unlimited. Sajrone Mode Evaluasi IP FPGA Intel, Compiler mung ngasilake pemrograman piranti winates wektu file ( _time_limited.sof) sing kadaluwarsa ing watesan wektu. Kanggo entuk kunci lisensi produksi, bukak Pusat Lisensi Layanan Mandiri Intel FPGA.
Perjanjian Lisensi Piranti Lunak Intel FPGA ngatur instalasi lan panggunaan inti IP sing dilisensi, piranti lunak desain Intel Quartus Prime, lan kabeh inti IP sing ora dilisensi.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 13

3. Miwiti 683074 | 2022.04.28
Informasi sing gegandhengan · Pusat Dhukungan Lisensi FPGA Intel · Pambuka Instalasi lan Lisensi Piranti Lunak Intel FPGA
3.2. Nemtokake Parameter lan Pilihan IP
Editor parameter IP ngidini sampeyan ngatur variasi IP khusus kanthi cepet. Gunakake langkah ing ngisor iki kanggo nemtokake pilihan IP lan paramèter ing piranti lunak Intel Quartus Prime Pro Edition.
1. Yen sampeyan durung duwe project Intel Quartus Prime Pro Edition kanggo nggabungake F-Tile Serial Lite IV Intel FPGA IP, sampeyan kudu nggawe. a. Ing Intel Quartus Prime Pro Edition, klik File New Project Wisaya kanggo nggawe project Quartus Prime anyar, utawa File Bukak Proyek kanggo mbukak proyek Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti. b. Nemtokake kulawarga piranti Intel Agilex lan pilih piranti F-tile produksi sing nyukupi syarat kelas kacepetan kanggo IP. c. Klik Rampung.
2. Ing Katalog IP, goleki banjur pilih F-Tile Serial Lite IV Intel FPGA IP. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus anyar sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
4. Klik OK. Editor parameter katon. 5. Nemtokake paramèter kanggo variasi IP sampeyan. Deleng bagean Parameter kanggo
informasi bab F-Tile Serial Lite IV Intel FPGA IP paramèter. 6. Optionally, kanggo generate testbench simulasi utawa kompilasi lan desain hardware
example, tindakake pandhuan ing Design Example Pandhuan pangguna. 7. Klik Generate HDL. Kothak dialog Generasi katon. 8. Nemtokake output file pilihan generasi, banjur klik Generate. Variasi IP
files generate miturut specifications Panjenengan. 9. Klik Rampung. Editor parameter nambah .ip tingkat paling dhuwur file menyang saiki
proyek kanthi otomatis. Yen sampeyan dijaluk nambahake .ip kanthi manual file menyang project, klik Project Add/Remove Files ing Project kanggo nambah file. 10. Sawise ngasilake lan instantiating variasi IP Panjenengan, nggawe assignments pin cocok kanggo port nyambungake lan nyetel sembarang paramèter RTL saben-kaya cocok.
Parameter Informasi sing Gegandhengan ing kaca 42
3.3. Digawe File Struktur
Piranti lunak Intel Quartus Prime Pro Edition ngasilake output IP ing ngisor iki file struktur.
Kanggo informasi babagan file struktur desain example, deleng F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 14

Kirimi Umpan Balik

3. Miwiti 683074 | 2022.04.28

Gambar 4. F-Tile Serial Lite IV Intel FPGA IP Generated Files
.ip – Integrasi IP file

variasi IP files

_ variasi IP files

example_design

.cmp - Pranyatan komponen VHDL file _bb.v – Verilog HDL kothak ireng sintesis EDA file _inst.v lan .vhd – Sampcithakan instantiation .xml- laporan XML file

Example lokasi kanggo desain inti IP Panjenengan example files. Lokasi standar yaiku example_design, nanging sampeyan dijaluk nemtokake dalan sing beda.

.qgsimc - Dhaptar paramèter simulasi kanggo ndhukung regenerasi tambahan .qgsynthc - Dhaptar paramèter sintesis kanggo ndhukung regenerasi tambahan

.qip - Dhaptar sintesis IP files

_generation.rpt- laporan generasi IP

.sopcinfo- Integrasi alat-rantai lunak file .html- Sambungan lan data map memori

.csv – Pin assignment file

.spd - Nggabungke skrip simulasi individu

Sim Simulasi files

sintesis IP sintesis files

.v simulasi Top-tingkat file

.v sintesis IP tingkat paling dhuwur file

Skrip simulator

Pustaka subinti

synth
Sintesis subinti files

sim
Simulasi Sub-inti files

Tabel 9.

F-Tile Serial Lite IV Intel FPGA IP Generated Files

File jeneng

Katrangan

.ip

Sistem Desainer Platform utawa variasi IP tingkat paling dhuwur file. yaiku jeneng sing sampeyan menehi variasi IP sampeyan.

.cmp

Deklarasi Komponen VHDL (.cmp) file yaiku teks file sing ngemot definisi umum lan port lokal sing bisa digunakake ing desain VHDL files.

.html

A laporan sing ngandhut informasi sambungan, map memori nuduhake alamat saben abdi bab saben master sing disambungake, lan assignments parameter.

_generasi.rpt

IP utawa Log generasi Desainer Platform file. Ringkesan pesen nalika nggawe IP.

.qgsimc

Dhaptar parameter simulasi kanggo ndhukung regenerasi tambahan.

.qgsynthc

Dhaptar paramèter sintesis kanggo ndhukung regenerasi tambahan.

.qip

Ngemot kabeh informasi sing dibutuhake babagan komponen IP kanggo nggabungake lan ngumpulake komponen IP ing piranti lunak Intel Quartus Prime.
terus…

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 15

3. Miwiti 683074 | 2022.04.28

File jeneng .sopcinfo
.csv .spd _bb.v _inst.v utawa _inst.vhd .regmap
.svd
.v utawa .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Katrangan
Nerangake sambungan lan parameterisasi komponen IP ing sistem Desainer Platform. Sampeyan bisa ngurai isine kanggo entuk syarat nalika ngembangake driver piranti lunak kanggo komponen IP. Piranti hilir kayata rantai alat Nios® II nggunakake iki file. Ing .sopcinfo file lan sistem.h file kui kanggo chain alat Nios II kalebu informasi peta alamat kanggo saben abdi relatif kanggo saben master sing ngakses abdi. Master sing beda bisa uga duwe peta alamat sing beda kanggo ngakses komponen budak tartamtu.
Ngandhut informasi babagan status upgrade komponen IP.
Input sing dibutuhake file kanggo ip-make-simscript kanggo generate script simulasi kanggo simulator didhukung. Ing .spd file ngemot dhaptar files kui kanggo simulasi, bebarengan karo informasi bab kenangan sing bisa initialize.
Sampeyan bisa nggunakake kothak ireng Verilog (_bb.v) file minangka deklarasi modul kosong kanggo nggunakake minangka kothak ireng.
HDL eksampcithakan instantiation. Sampeyan bisa nyalin lan nempel isi iki file menyang HDL sampeyan file kanggo instantiate variasi IP.
Yen IP ngemot informasi ndhaftar, .regmap file ngasilake. Ing .regmap file nggambarake informasi peta ndhaptar antarmuka master lan budak. Iki file nglengkapi .sopcinfo file kanthi menehi informasi registrasi sing luwih rinci babagan sistem kasebut. Iki mbisakake tampilan registrasi views lan pangguna statistik customizable ing System Console.
Ngidini piranti Debug Sistem hard processor (HPS) kanggo view peta ndhaptar peripheral sing disambungake menyang HPS ing sistem Desainer Platform. Sajrone sintesis, .svd files kanggo antarmuka abdi katon kanggo Master Console System disimpen ing .sof file ing bagean debug. Konsol Sistem maca bagean iki, sing bisa ditakoni dening Desainer Platform kanggo ndhaptar informasi peta. Kanggo budak sistem, Desainer Platform bisa ngakses registrasi kanthi jeneng.
HDL files sing instantiate saben submodule utawa anak IP kanggo sintesis utawa simulasi.
Ngandhut ModelSim * / QuestaSim * script msim_setup.tcl kanggo nyiyapake lan mbukak simulasi.
Ngandhut skrip cangkang vcs_setup.sh kanggo nyiyapake lan mbukak simulasi VCS *. Ngemot script Nihan vcsmx_setup.sh lan synopsys_sim.setup file kanggo nyiyapake lan mbukak simulasi VCS MX.
Ngandhut skrip cangkang xcelium_setup.sh lan persiyapan liyane files kanggo nyiyapake lan mbukak Xcelium * simulasi.
Ngandhut HDL files kanggo submodul IP.
Kanggo saben direktori IP anak sing digawe, Desainer Platform ngasilake synth/ lan sim/ sub-direktori.

3.4. Simulasi Intel FPGA IP Cores
Piranti lunak Intel Quartus Prime ndhukung simulasi RTL inti IP ing simulator EDA tartamtu. Generasi IP opsional nggawe simulasi files, kalebu model simulasi fungsional, sembarang testbench (utawa example design), lan skrip persiyapan simulator khusus vendor kanggo saben inti IP. Sampeyan bisa nggunakake model simulasi fungsional lan sembarang testbench utawa example desain kanggo simulasi. Output generasi IP bisa uga kalebu skrip kanggo ngumpulake lan mbukak testbench apa wae. Skrip kasebut nyathet kabeh model utawa perpustakaan sing dibutuhake kanggo simulasi inti IP sampeyan.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 16

Kirimi Umpan Balik

3. Miwiti 683074 | 2022.04.28

Piranti lunak Intel Quartus Prime nyedhiyakake integrasi karo akeh simulator lan ndhukung macem-macem aliran simulasi, kalebu aliran simulasi skrip lan adat dhewe. Apa wae aliran sing sampeyan pilih, simulasi inti IP kalebu langkah-langkah ing ngisor iki:
1. Nggawe IP HDL, testbench (utawa exampdesain), lan skrip persiyapan simulator files.
2. Setel lingkungan simulator lan skrip simulasi apa wae.
3. Nyusun perpustakaan model simulasi.
4. Jalanake simulator sampeyan.

3.4.1. Simulasi lan Verifikasi Desain

Kanthi gawan, editor parameter ngasilake skrip khusus simulator sing ngemot printah kanggo ngumpulake, njlimet, lan simulasi model Intel FPGA IP lan perpustakaan model simulasi files. Sampeyan bisa nyalin printah menyang skrip testbench simulasi, utawa ngowahi iki files kanggo nambah printah kanggo kompilasi, njlentrehake, lan simulasi desain lan testbench.

Tabel 10. Intel FPGA IP Core Simulasi Scripts

Simulator

File Direktori

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skrip msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. Synthesizing IP Cores ing Piranti EDA Liyane
Opsional, gunakake alat EDA liyane sing didhukung kanggo nyintesis desain sing kalebu inti IP FPGA Intel. Nalika sampeyan ngasilake sintesis inti IP fileKanggo nggunakake piranti sintesis EDA pihak katelu, sampeyan bisa nggawe netlist perkiraan wilayah lan wektu. Kanggo ngaktifake generasi, aktifake Nggawe perkiraan wektu lan sumber daya kanggo alat sintesis EDA pihak katelu nalika ngatur variasi IP sampeyan.
Netlist estimasi area lan wektu nggambarake konektivitas lan arsitektur inti IP, nanging ora kalebu rincian babagan fungsi sing bener. Informasi iki mbisakake alat sintesis pihak katelu tartamtu kanggo nglaporake wilayah lan perkiraan wektu sing luwih apik. Kajaba iku, alat sintesis bisa nggunakake informasi wektu kanggo entuk optimasi sing didorong wektu lan nambah kualitas asil.
Piranti lunak Intel Quartus Prime ngasilake _syn.v netlist file ing format Verilog HDL, preduli saka output file format sing sampeyan nemtokake. Yen sampeyan nggunakake netlist iki kanggo sintesis, sampeyan kudu kalebu pambungkus inti IP file .v utawa .vhd ing project Intel Quartus Prime Panjenengan.

(7) Yen sampeyan ora nyiyapake pilihan alat EDA– sing ngidini sampeyan miwiti simulator EDA pihak katelu saka piranti lunak Intel Quartus Prime–jalanake skrip iki ing konsol ModelSim utawa QuestaSim simulator Tcl (ora ana ing piranti lunak Intel Quartus Prime. Tcl console) kanggo ngindhari kasalahan.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 17

3. Miwiti 683074 | 2022.04.28
3.6. Nglumpukake Desain Lengkap
Sampeyan bisa nggunakake printah Start Compilation ing menu Processing ing piranti lunak Intel Quartus Prime Pro Edition kanggo ngumpulake desain sampeyan.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 18

Kirimi Umpan Balik

683074 | 2022.04.28 Kirimi Umpan Balik

4. Katrangan Fungsional

Gambar 5.

F-Tile Serial Lite IV Intel FPGA IP kasusun saka MAC lan Ethernet PCS. MAC komunikasi karo PCS khusus liwat antarmuka MII.

IP ndhukung rong mode modulasi:
· PAM4–Nyedhiyakake 1 nganti 12 nomer jalur kanggo dipilih. IP tansah instantiate rong saluran PCS kanggo saben jalur ing mode modulasi PAM4.
· NRZ–Nyedhiyakake 1 nganti 16 nomer jalur kanggo dipilih.

Saben mode modulasi ndhukung rong mode data:
· Mode dhasar–Iki minangka mode streaming murni ing ngendi data dikirim tanpa paket wiwitan, siklus kosong, lan paket pungkasan kanggo nambah bandwidth. IP njupuk data sah pisanan minangka wiwitan bledosan.

Transfer Data Mode Dasar tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 Registered

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 6.

· Mode lengkap–Iki transfer data mode paket. Ing mode iki, IP ngirim bledosan lan siklus sinkronisasi ing wiwitan lan pungkasan paket minangka delimiters.

Transfer Data Mode Lengkap tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Informasi sing gegandhengan · F-Tile Serial Lite IV Intel FPGA IP Overview ing kaca 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna

4.1. TX Datapath
Jalur data TX kasusun saka komponen ing ngisor iki: · Adaptor MAC · Kontrol blok sisipan tembung · CRC · MII enkoder · Blok PCS · Blok PMA

F-Tile Serial Lite IV Intel® FPGA IP User Guide 20

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28
Gambar 7. TX Datapath

Saka logika pangguna

TX MAC

Antarmuka Streaming Avalon

Adaptor MAC

Kontrol Sisipan Tembung

CRC

MII Encoder

MII Antarmuka Custom PCS
PCS lan PMA

Antarmuka Serial TX Kanggo Piranti FPGA Liyane

4.1.1. TX MAC Adaptor
Adaptor TX MAC ngontrol transmisi data menyang logika pangguna nggunakake antarmuka streaming Avalon®. Blok iki ndhukung transmisi informasi sing ditemtokake pangguna lan kontrol aliran.

Transfer Informasi sing ditemtokake pangguna

Ing mode Full, IP nyedhiyakake sinyal tx_is_usr_cmd sing bisa digunakake kanggo miwiti siklus informasi sing ditemtokake pangguna kayata transmisi XOFF/XON menyang logika pangguna. Sampeyan bisa miwiti siklus transmisi informasi sing ditemtokake pangguna kanthi negesake sinyal iki lan nransfer informasi nggunakake tx_avs_data bebarengan karo pratelan tx_avs_startofpacket lan sinyal tx_avs_valid. Pamblokiran banjur deasserts tx_avs_ready kanggo rong siklus.

Cathetan:

Fitur informasi sing ditetepake pangguna mung kasedhiya ing mode Full.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 21

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 8.

Kontrol Aliran

Ana kahanan nalika TX MAC ora siyap nampa data saka logika pangguna kayata nalika proses re-alignment link utawa nalika ora ana data sing kasedhiya kanggo transmisi saka logika pangguna. Kanggo ngindhari mundhut data amarga kahanan kasebut, IP nggunakake sinyal tx_avs_ready kanggo ngontrol aliran data saka logika pangguna. IP deasserts sinyal nalika kahanan ing ngisor iki kelakon:
· Nalika tx_avs_startofpacket ditegesake, tx_avs_ready wis deasserted kanggo siji siklus jam.
· Nalika tx_avs_endofpacket ditegesake, tx_avs_ready wis deasserted kanggo siji siklus jam.
· Nalika sembarang CWs dipasangake ditegesake tx_avs_ready wis deasserted kanggo rong siklus jam.
· Nalika selipan panandha alignment RS-FEC ana ing antarmuka PCS adat, tx_avs_ready deasserted kanggo papat siklus jam.
· Saben 17 siklus jam inti Ethernet ing mode modulasi PAM4 lan saben 33 siklus jam inti Ethernet ing mode modulasi NRZ. The tx_avs_ready wis deasserted kanggo siji siklus jam.
· Nalika logika pangguna deasserts tx_avs_valid sak ora transmisi data.

Ing ngisor iki diagram wektu examples saka adaptor TX MAC nggunakake tx_avs_ready kanggo kontrol aliran data.

Kontrol Aliran kanthi tx_avs_valid Deassertion lan START/END CW sing dipasangake

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Deasserts sinyal sing bener

D5 D6

tx_avs_ready tx_avs_startofpacket

Deassers sinyal siap kanggo rong siklus kanggo masang END-STRT CW

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 KOSONG D4

F-Tile Serial Lite IV Intel® FPGA IP User Guide 22

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 9.

Kontrol Aliran karo Selipan Marker Alignment
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Gambar 10.

Kontrol Aliran karo CW sing Dipasangake START/END Bertepatan karo Selipan Marker Alignment

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_siap

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Sisipan Tembung Kontrol (CW).
F-Tile Serial Lite IV Intel FPGA IP mbangun CW adhedhasar sinyal input saka logika pangguna. CW nuduhake pembatas paket, informasi status transmisi utawa data pangguna menyang blok PCS lan asale saka kode kontrol XGMII.
Tabel ing ngisor iki nuduhake katrangan babagan CW sing didhukung:

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 23

4. Katrangan Fungsional 683074 | 2022.04.28

Tabel 11.
MULAI END ALIGN

Katrangan saka CWs Didhukung

Jumlah Tembung (1 tembung

= 64 bit)

ya wis

EMPTY_CYC

ya wis

IDLE

Ora

DATA

ya wis

Ing-band

Katrangan
Miwiti pembatas data. Pungkasan pembatas data. Tembung kontrol (CW) kanggo alignment RX. Siklus kosong ing transfer data. IDLE (metu saka band). Muatan.

Tabel 12. Gambaran Lapangan CW
Kolom RSVD num_valid_bytes_eob
KOSONG eop sop seop selaras CRC32 usr

Katrangan
Lapangan sing dicawisake. Bisa digunakake kanggo extension mangsa ngarep. Disambungake menyang 0.
Jumlah bita sing bener ing tembung pungkasan (64-bit). Iki minangka nilai 3bit. · 3'b000: 8 bait · 3'b001: 1 bait · 3'b010: 2 bait · 3'b011: 3 bait · 3'b100: 4 bait · 3'b101: 5 bait · 3'b110: 6 bita · 3b111: 7 bita
Jumlah tembung sing ora bener ing pungkasan bledosan.
Nuduhake antarmuka streaming RX Avalon kanggo negesake sinyal pungkasan paket.
Nuduhake antarmuka streaming RX Avalon kanggo negesake sinyal wiwitan paket.
Nuduhake antarmuka streaming RX Avalon kanggo negesake wiwitan-paket lan pungkasan-paket ing siklus sing padha.
Priksa keselarasan RX.
Nilai saka CRC sing diitung.
Nuduhake manawa tembung kontrol (CW) ngemot informasi sing ditemtokake pangguna.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 24

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

4.1.2.1. CW wiwitan

Gambar 11. Format CW Start-of-burst

MULAI

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

saluran

7:0

'hFB(MULAI)

kontrol 7:0

Tabel 13.

Ing mode Full, sampeyan bisa masang START CW dening negesake sinyal tx_avs_startofpacket. Nalika sampeyan negesake mung sinyal tx_avs_startofpacket, dicokot sop disetel. Nalika sampeyan negesake sinyal tx_avs_startofpacket lan tx_avs_endofpacket, bit seop disetel.

START CW Nilai Field
Sop lapangan / seop
usr (8)
nyelarasake

Nilai

Gumantung ing sinyal tx_is_usr_cmd:

1: Nalika tx_is_usr_cmd = 1

0: Nalika tx_is_usr_cmd = 0

Ing mode dhasar, MAC ngirim START CW sawise reset deasserted. Yen data ora kasedhiya, MAC terus ngirim EMPTY_CYC dipasangake karo END lan START CW nganti sampeyan miwiti ngirim data.

4.1.2.2. CW pungkasan bledosan

Gambar 12. Format CW End-of-burst

END

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

data 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

KOSONG

7:0

RSVD

num_valid_bytes_eob

kontrol

7:0

(8) Iki mung didhukung ing mode Full.
Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 25

4. Katrangan Fungsional 683074 | 2022.04.28

Tabel 14.

MAC nglebokake END CW nalika tx_avs_endofpacket ditegesake. CW END ngemot jumlah bita sing bener ing tembung data pungkasan lan informasi CRC.

Nilai CRC minangka asil CRC 32-bit kanggo data antarane START CW lan tembung data sadurunge END CW.

Tabel ing ngisor iki nuduhake nilai kolom ing END CW.

END CW Field Values
Bidang eop CRC32 num_valid_bytes_eob

Nilai 1
Nilai diitung CRC32. Jumlah bita sing bener ing tembung data pungkasan.

4.1.2.3. Alignment Pasangan CW

Gambar 13. Alignment Paired Format CW

NATURAL CW Pasangan karo START/END

64 + 8bits XGMII Antarmuka

MULAI

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

64 + 8bits XGMII Antarmuka

END

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

ALIGN CW yaiku CW sing dipasangake kanthi START/END utawa END/START CWs. Sampeyan bisa masang ALIGN dipasangake CW dening salah siji negesake sinyal tx_link_reinit, nyetel counter Periode Alignment, utawa miwiti reset. Nalika ALIGN dipasangake CW dipasang, lapangan kempal disetel kanggo 1 kanggo miwiti pemblokiran alignment panrima kanggo mriksa alignment data ing kabeh dalan.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 26

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

Tabel 15.

ALGN CW Field Values
Sejajar lapangan
eop sop usr seop

Regane 1 0 0 0 0

4.1.2.4. Siklus kosong CW

Gambar 14. Format CW siklus kosong

EMPTY_CYC Pasangake karo END/START

64 + 8bits XGMII Antarmuka

END

63:56

'hFD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontrol 7:0

64 + 8bits XGMII Antarmuka

MULAI

63:56

RSVD

55:48

RSVD

47:40

RSVD

data

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontrol 7:0

Tabel 16.

Nalika sampeyan deassert tx_avs_valid kanggo rong siklus jam sak bledosan, MAC nglebokake EMPTY_CYC CW dipasangake karo END/START CWs. Sampeyan bisa nggunakake CW iki nalika ora ana data kasedhiya kanggo transmisi momentarily.

Nalika sampeyan deassert tx_avs_valid kanggo siji siklus, IP deasserts tx_avs_valid kaping pindho periode tx_avs_valid deassertion kanggo ngasilake pasangan END/START CWs.

EMPTY_CYC CW Field Values
Sejajar lapangan
eop

Nilai 0 0

terus…

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 27

4. Katrangan Fungsional 683074 | 2022.04.28

Lapangan sop usr seop

Regane 0 0 0

4.1.2.5. CW nganggur

Gambar 15. Format CW Idle

IDLE CW

63:56

h07

55:48

h07

47:40

h07

data

39:32 31:24

h07 h07

23:16

h07

15:8

h07

7:0

h07

kontrol 7:0

MAC masang IDLE CW nalika ora ana transmisi. Sajrone periode iki, sinyal tx_avs_valid kurang.
Sampeyan bisa nggunakake IDLE CW nalika transfer bledosan wis rampung utawa transmisi ing negara nganggur.

4.1.2.6. Tembung Data

Tembung data minangka muatan paket. Bit kontrol XGMII kabeh disetel dadi 0 ing format tembung data.

Gambar 16. Format Tembung Data

64 + 8 bit XGMII Antarmuka

TEMBUNG DATA

63:56

data pangguna 7

55:48

data pangguna 6

47:40

data pangguna 5

data

39:32 31:24

data panganggo 4 data panganggo 3

23:16

data pangguna 2

15:8

data pangguna 1

7:0

data pangguna 0

kontrol 7:0

4.1.3. TX CRC
Sampeyan bisa ngaktifake blok TX CRC nggunakake parameter Aktifake CRC ing Editor Parameter IP. Fitur iki didhukung ing mode Basic lan Full.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 28

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

MAC nambahake nilai CRC menyang END CW kanthi menehi sinyal tx_avs_endofpacket. Ing mode BASIC, mung ALIGN CW sing dipasangake karo END CW ngemot kolom CRC sing bener.
Blok TX CRC sesambungan karo TX Control Word Insertion lan blok TX MII Encode. Blok TX CRC ngitung nilai CRC kanggo data saben siklus 64-bit wiwit saka START CW nganti END CW.
Sampeyan bisa negesake sinyal crc_error_inject kanthi sengaja ngrusak data ing jalur tartamtu kanggo nggawe kesalahan CRC.

4.1.4. TX MII Encoder

Encoder TX MII nangani transmisi paket saka MAC menyang PCS TX.

Gambar ing ngisor iki nuduhake pola data ing bus MII 8-bit ing mode modulasi PAM4. START lan END CW katon sapisan ing saben rong jalur MII.

Gambar 17. Pola Data MII Mode Modulasi PAM4

SIKLUS 1

SIKLUS 2

SIKLUS 3

SIKLUS 4

SIKLUS 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

Gambar ing ngisor iki nuduhake pola data ing bus MII 8-bit ing mode modulasi NRZ. CW START lan END katon ing saben jalur MII.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 29

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 18. Pola Data MII Mode Modulasi NRZ

SIKLUS 1

SIKLUS 2

SIKLUS 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

SIKLUS 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

SIKLUS 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS lan PMA
F-Tile Serial Lite IV Intel FPGA IP ngonfigurasi transceiver F-tile menyang mode Ethernet PCS.

4.2. RX Datapath
Jalur data RX kasusun saka komponen ing ngisor iki: · Blok PMA · Blok PCS · Dekoder MII · CRC · Blok deskew · Blok penghapusan Word Kontrol

F-Tile Serial Lite IV Intel® FPGA IP User Guide 30

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28
Gambar 19. RX Datapath

Kanggo logika pangguna Avalon Streaming Interface
RX MAC Kab
Ngilangi Tembung Kontrol
Deskew

CRC

Dekoder MII

MII Antarmuka Custom PCS
PCS lan PMA

Antarmuka Serial RX Saka Piranti FPGA Liyane
4.2.1. RX PCS lan PMA
F-Tile Serial Lite IV Intel FPGA IP ngonfigurasi transceiver F-tile menyang mode Ethernet PCS.
4.2.2. Dekoder RX MII
Blok iki ngenali yen data sing mlebu ngemot tembung kontrol lan tandha alignment. Dekoder RX MII ngasilake data kanthi wujud valid 1-bit, indikator marker 1-bit, indikator kontrol 1bit, lan data 64-bit saben jalur.
4.2.3. RX CRC
Sampeyan bisa ngaktifake blok TX CRC nggunakake parameter Aktifake CRC ing Editor Parameter IP. Fitur iki didhukung ing mode Basic lan Full. Blok RX CRC antarmuka karo RX Control Word Removal lan blok RX MII Decoder. IP negesake sinyal rx_crc_error nalika ana kesalahan CRC.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 31

4. Katrangan Fungsional 683074 | 2022.04.28
IP deasserts rx_crc_error ing saben bledosan anyar. Iki minangka output kanggo logika pangguna kanggo penanganan kesalahan logika pangguna.
4.2.4. RX Deskew Kab
Blok deskew RX ndeteksi marker keselarasan kanggo saben jalur lan nyelarasake maneh data sadurunge dikirim menyang blok penghapusan RX CW.
Sampeyan bisa milih supaya inti IP nyelarasake data kanggo saben jalur kanthi otomatis nalika ana kesalahan alignment kanthi nyetel parameter Aktifake Alignment Otomatis ing Editor parameter IP. Yen sampeyan mateni fitur alignment otomatis, inti IP negesake sinyal rx_error kanggo nuduhake kesalahan alignment. Sampeyan kudu negesake rx_link_reinit kanggo miwiti proses alignment lane nalika ana kesalahan alignment lane.
RX deskew ndeteksi tandha alignment adhedhasar mesin negara. Diagram ing ngisor iki nuduhake negara ing blok RX deskew.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 32

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 20.

RX Deskew Lane Alignment State Machine karo Auto Alignment Aktif Flow Chart
Miwiti

IDLE

Reset = 1 ya ora

Kabeh PCS

ora

jalur siap?

ya wis

NGENTENI

Kabeh tandha sinkronisasi no
dideteksi?
ya wis
TANDA

ora
ya wektu entek?

ya wis
Ilang alignment?
ora Pungkasan

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 33

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 21.

RX Deskew Lane Alignment State Machine karo Auto Alignment Disabled Flow Chart
Miwiti

IDLE

Reset = 1 ya ora

Kabeh PCS

ora

jalur siap?

ya wis

ya wis
rx_link_reinit =1
ora ERROR

ora ya Timeout?

NGENTENI
ora Kabeh tandha sinkronisasi
dideteksi?
ya LANGSUNG

ya wis
Ilang alignment?
ora
Pungkasan
1. Proses alignment diwiwiti kanthi negara IDLE. Blok kasebut pindhah menyang negara WAIT nalika kabeh jalur PCS wis siyap lan rx_link_reinit ora ana.
2. Ing negara WAIT, blok mriksa kabeh tandha sing dideteksi ditegesake ing siklus sing padha. Yen kondisi iki bener, pamblokiran pindhah menyang negara ALIGNED.
3. Nalika pemblokiran ing negara ALIGNED, iku nuduhake dalan sing didadekake siji. Ing negara iki, pamblokiran terus ngawasi keselarasan lane lan mriksa yen kabeh tandha ana ing siklus padha. Yen paling ora siji panandha ora ana ing siklus sing padha lan parameter Aktifake Alignment Otomatis disetel, blok kasebut menyang

F-Tile Serial Lite IV Intel® FPGA IP User Guide 34

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

Status IDLE kanggo miwiti maneh proses alignment. Yen Aktifake Auto Alignment ora disetel lan paling ora siji panandha ora ana ing siklus sing padha, pemblokiran menyang negara ERROR lan ngenteni logika pangguna kanggo negesake sinyal rx_link_reinit kanggo miwiti proses alignment lane.

Gambar 22. Realignment Lane kanthi Enable Auto Alignment Enabled rx_core_clk

rx_link_up

rx_link_reinit

lan_all_markers

Negara Deskew

ALGNED

IDLE

NGENTENI

ALGNED

AUTO_ALIGN = 1

Gambar 23. Realignment Lane karo Enable Auto Alignment Disabled rx_core_clk

rx_link_up

rx_link_reinit

lan_all_markers

Negara Deskew

ALGNED

ERROR

IDLE

NGENTENI

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW mbusak
Blok iki decode CWs lan ngirim data menyang logika pangguna nggunakake antarmuka streaming Avalon sawise mbusak CWs.
Nalika ora ana data bener kasedhiya, pamblokiran aman RX CW deassers sinyal rx_avs_valid.
Ing mode FULL, yen bit pangguna disetel, blok iki negesake sinyal rx_is_usr_cmd lan data ing siklus jam pisanan digunakake minangka informasi utawa prentah sing ditemtokake pangguna.
Nalika rx_avs_ready deasserts lan rx_avs_valid negesake, pamblokiran aman RX CW ngasilake kondisi kesalahan kanggo logika pangguna.
Sinyal streaming Avalon sing ana gandhengane karo blok iki yaiku: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 35

4. Katrangan Fungsional 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (mung kasedhiya ing mode Full)
4.3. F-Tile Serial Lite IV Intel FPGA IP Jam Arsitektur
F-Tile Serial Lite IV Intel FPGA IP nduweni papat input jam sing ngasilake jam menyang blok sing beda: · Jam referensi Transceiver (xcvr_ref_clk)–Jam input saka jam eksternal
Kripik utawa osilator sing ngasilake jam kanggo TX MAC, RX MAC, lan TX lan RX pamblokiran PCS adat. Deleng Parameter kanggo rentang frekuensi sing didhukung. · Jam inti TX (tx_core_clk)–Jam iki asalé saka transceiver PLL digunakake kanggo TX MAC. Jam iki uga minangka jam output saka transceiver F-tile kanggo nyambung menyang logika pangguna TX. · Jam inti RX (rx_core_clk)–Jam iki asalé saka transceiver PLL digunakake kanggo RX deskew FIFO lan RX MAC. Jam iki uga minangka jam output saka transceiver F-tile kanggo nyambung menyang logika pangguna RX. · Jam kanggo antarmuka reconfiguration transceiver (reconfig_clk)–input jam saka sirkuit jam external utawa osilator kang njedulake jam kanggo antarmuka F-tile transceiver reconfiguration ing loro TX lan RX datapaths. Frekuensi jam yaiku 100 nganti 162 MHz.
Diagram pemblokiran ing ngisor iki nuduhake domain jam F-Tile Serial Lite IV Intel FPGA IP lan sambungan ing IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 36

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 24.

F-Tile Serial Lite IV Intel FPGA IP Jam Arsitektur

Osilator

FPGA1
F-Tile Serial Lite IV Intel FPGA IP Transceiver Reconfiguration Interface Clock
(reconfig_clk)

tx_core_clkout (nyambung menyang logika pangguna)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transceiver Reconfiguration Interface Clock

(reconfig_clk)

Osilator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (nyambung menyang logika pangguna)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX Data
TX MAC

pranala_seri[n-1:0]

Deskew

FIFO

Avalon Streaming Antarmuka RX Data RX MAC

Avalon Streaming Antarmuka RX Data
RX MAC Kab

Deskew FIFO

rx_core_clkout (nyambung menyang logika pangguna)

rx_core_clk= clk_pll_div64[mid_ch]

PCS khusus

pranala_seri[n-1:0]

TX MAC

Avalon Streaming Interface TX Data

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (nyambung menyang logika pangguna)

Jam Ref Transceiver (xcvr_ref_clk)
Jam Ref Transceiver (xcvr_ref_clk)

Osilator*

Legenda

piranti FPGA
Domain jam inti TX
Domain jam inti RX
Domain jam referensi Transceiver Sinyal data piranti eksternal

4.4. Reset lan Link Initialization
MAC, F-tile Hard IP, lan pamblokiran konfigurasi ulang duwe sinyal reset beda: · TX lan RX MAC pamblokiran nggunakake tx_core_rst_n lan rx_core_rst_n sinyal reset. · tx_pcs_fec_phy_reset_n lan rx_pcs_fec_phy_reset_n drive sinyal reset
controller reset alus kanggo ngreset F-kothak IP Hard. · Pemblokiran konfigurasi ulang nggunakake sinyal reset reconfig_reset.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 37

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 25. Reset Arsitektur
Avalon Streaming Interface TX Data
MAC
Avalon Streaming SYNC Antarmuka RX Data

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-ubin Hard IP

TX Serial Data RX Serial Data

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Reset Logika
Informasi sing gegandhengan · Pedoman Reset ing kaca 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna
4.4.1. TX Reset lan Initialization Urutan
Urutan reset TX kanggo F-Tile Serial Lite IV Intel FPGA IP kaya ing ngisor iki: 1. Negesake tx_pcs_fec_phy_reset_n, tx_core_rst_n, lan reconfig_reset
bebarengan kanggo ngreset F-kothak IP hard, MAC, lan pamblokiran reconfiguration. Release tx_pcs_fec_phy_reset_n lan reconfiguration reset sawise nunggu tx_reset_ack kanggo mesthekake pamblokiran wis bener ngreset. 2. IP banjur negesake sinyal phy_tx_lanes_stable, tx_pll_locked, lan phy_ehip_ready sawise tx_pcs_fec_phy_reset_n reset dirilis, kanggo nunjukaké TX PHY siap kanggo transmisi. 3. Sinyal tx_core_rst_n deassers sawise sinyal phy_ehip_ready dadi dhuwur. 4. IP wiwit ngirim karakter IDLE ing antarmuka MII sawise MAC metu saka reset. Ora ana syarat kanggo alignment lane TX lan skewing amarga kabeh jalur nggunakake jam sing padha. 5. Nalika ngirim karakter IDLE, MAC negesake sinyal tx_link_up. 6. MAC banjur miwiti ngirim ALIGN dipasangake karo START / END utawa END / START CW ing interval tetep kanggo miwiti proses alignment lane saka panrima disambungake.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 38

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 26.

TX Reset lan Initialization Wektu Diagram
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _dikunci

phy_tx_lanes_stable

phy_ehip_siap

tx_li nk_up

7
5 6 8

4.4.2. RX Reset lan Urutan Initialization
Urutan reset RX kanggo F-Tile Serial Lite IV Intel FPGA IP kaya ing ngisor iki:
1. Negesake rx_pcs_fec_phy_reset_n, rx_core_rst_n, lan reconfig_reset bebarengan kanggo ngreset F-kothak IP hard, MAC, lan pamblokiran reconfiguration. Release rx_pcs_fec_phy_reset_n lan reconfiguration reset sawise nunggu rx_reset_ack kanggo mesthekake pamblokiran sing bener ngreset.
2. IP banjur negesake sinyal phy_rx_pcs_ready sawise reset PCS adat dirilis, kanggo nunjukaké RX PHY siap kanggo transmisi.
3. Sinyal rx_core_rst_n deasserts sawise sinyal phy_rx_pcs_ready dadi dhuwur.
4. IP miwiti proses alignment lane sawise reset RX MAC dirilis lan sawise nampa ALIGN dipasangake karo START / END utawa END / START CW.
5. Blok deskew RX negesake sinyal rx_link_up yen alignment kanggo kabeh jalur wis rampung.
6. IP banjur negesake sinyal rx_link_up kanggo logika pangguna kanggo nuduhake yen link RX siap kanggo miwiti reception data.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 39

4. Katrangan Fungsional 683074 | 2022.04.28

Gambar 27. RX Reset lan Initialization Timing Diagram
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_siap

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Link Rate lan Bandwidth Efficiency Pitungan

Pitungan efisiensi bandwidth F-Tile Serial Lite IV Intel FPGA IP kaya ing ngisor iki:

Efisiensi bandwidth = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2) / srl4_align_period]

Tabel 17. Variabel Efisiensi Bandwidth Katrangan

Variabel

Katrangan

raw_rate burst_size

Iki tingkat dicokot ngrambah dening antarmuka serial. raw_rate = jembaré SERDES * frekuensi jam transceiver Example: tingkat_mentah = 64 * 402.812500 Gbps = 25.78 Gbps
Nilai ukuran burst. Kanggo ngetung efisiensi bandwidth rata-rata, gunakake nilai ukuran burst umum. Kanggo tingkat maksimum, gunakake nilai ukuran burst maksimum.

burst_size_ovhd

Nilai overhead ukuran burst.
Ing mode Full, nilai burst_size_ovhd nuduhake CW sing dipasangake START lan END.
Ing mode Dasar, ora ana burst_size_ovhd amarga ora ana CW sing dipasangake START lan END.

align_marker_period

Nilai periode nalika tandha alignment dilebokake. Nilai kasebut yaiku 81920 siklus jam kanggo kompilasi lan 1280 kanggo simulasi cepet. Nilai iki dijupuk saka logika hard PCS.

align_marker_width srl4_align_period

Jumlah siklus jam ing ngendi sinyal panandha alignment sing bener dianakake dhuwur.
Jumlah siklus jam antarane loro panandha alignment. Sampeyan bisa nyetel nilai iki nggunakake parameter Periode Alignment ing Editor Parameter IP.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 40

Kirimi Umpan Balik

4. Katrangan Fungsional 683074 | 2022.04.28
Petungan tarif link kaya ing ngisor iki: Tingkat efektif = efisiensi bandwidth * raw_rate Sampeyan bisa entuk frekuensi jam pangguna maksimal kanthi persamaan ing ngisor iki. Pitungan frekuensi jam pangguna maksimal nganggep streaming data terus-terusan lan ora ana siklus IDLE ing logika pangguna. Tingkat iki penting nalika ngrancang FIFO logika pangguna supaya ora kebanjiran FIFO. Frekuensi jam pangguna maksimal = tingkat efektif / 64

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 41

683074 | 2022.04.28 Kirimi Umpan Balik

5. Parameter

Tabel 18. F-Tile Serial Lite IV Intel FPGA IP Parameter Katrangan

Paramèter

Nilai

Default

Katrangan

Pilihan Desain Umum

Tipe modulasi PMA

· PAM4 · NRZ

PAM4

Pilih mode modulasi PCS.

Tipe PMA

· FHT · FGT

FGT

Milih jinis transceiver.

PMA data rate

· Kanggo mode PAM4:
- Tipe transceiver FGT: 20 Gbps 58 Gbps
- Tipe transceiver FHT: 56.1 Gbps, 58 Gbps, 116 Gbps
· Kanggo mode NRZ:
- Tipe transceiver FGT: 10 Gbps 28.05 Gbps
- Tipe transceiver FHT: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Nemtokake tingkat data sing efektif ing output transceiver sing nggabungake transmisi lan overhead liyane. Nilai kasebut diwilang dening IP kanthi dibunderaké nganti 1 desimal ing unit Gbps.

Mode PMA

· Dupleks · Tx · Rx

Duplex

Kanggo jinis transceiver FHT, arah sing didhukung mung duplex. Kanggo jinis transceiver FGT, arah sing didhukung yaiku Duplex, Tx, lan Rx.

Nomer PMA

· Kanggo mode PAM4:

jalur

— 1 nganti 12

· Kanggo mode NRZ:

— 1 nganti 16

Pilih nomer lajur. Kanggo desain simplex, jumlah jalur sing didhukung yaiku 1.

frekuensi jam referensi PLL

· Kanggo jinis transceiver FHT: 156.25 MHz
· Kanggo jinis transceiver FGT: 27.5 MHz 379.84375 MHz, gumantung ing tingkat data transceiver sing dipilih.

· Kanggo jinis transceiver FHT: 156.25 MHz
· Kanggo jinis transceiver FGT: 165 MHz

Nemtokake frekuensi jam referensi saka transceiver.

Sistem PLL

—

jam referensi

frekuensi

170 MHz

Mung kasedhiya kanggo jinis transceiver FHT. Nemtokake jam referensi PLL Sistem lan bakal digunakake minangka input Referensi F-Tile lan Jam PLL Sistem Intel FPGA IP kanggo ngasilake jam PLL Sistem.

Sistem PLL frekuensi
Periode Alignment

— 128 65536

Aktifake RS-FEC

Aktifake

876.5625 MHz 128 Aktifake

Nemtokake frekuensi jam PLL Sistem.
Nemtokake periode panandha alignment. Nilai kudu x2. Aktifake kanggo ngaktifake fitur RS-FEC.
terus…

ISO 9001:2015 Registered

5. Paramèter 683074 | 2022.04.28

Paramèter

Nilai

Default

Katrangan

Pateni

Kanggo mode modulasi PAM4 PCS, RS-FEC tansah diaktifake.

Antarmuka pangguna

Mode streaming

· LENGKAP · DASAR

kebak

Pilih streaming data kanggo IP.

Lengkap: Mode iki ngirim siklus wiwitan paket lan pungkasan paket ing pigura.

Dasar: Iki minangka mode streaming murni ing ngendi data dikirim tanpa paket wiwitan, kosong, lan pungkasan kanggo nambah bandwidth.

Aktifake CRC

Aktifake Pateni

Pateni

Aktifake kanggo ngaktifake deteksi lan koreksi kesalahan CRC.

Aktifake alignment otomatis

Aktifake Pateni

Pateni

Aktifake kanggo ngaktifake fitur alignment lane otomatis.

Aktifake titik pungkasan debug

Aktifake Pateni

Pateni

Nalika ON, F-Tile Serial Lite IV Intel FPGA IP kalebu Debug Endpoint sing disambungake sacara internal menyang antarmuka sing dipetakan memori Avalon. IP bisa nindakake tes tartamtu lan fungsi debug liwat JTAG nggunakake System Console. Nilai standar mati.

Penggabungan Simplex (Setelan parameter iki mung kasedhiya yen sampeyan milih desain simplex dual FGT.)

RSFEC diaktifake ing IP Simplex Serial Lite IV liyane sing diselehake ing saluran FGT sing padha

Aktifake Pateni

Pateni

Aktifake pilihan iki yen sampeyan mbutuhake campuran konfigurasi karo RS-FEC aktif lan dipatèni kanggo F-Tile Serial Lite IV Intel FPGA IP ing desain simplex dual kanggo mode transceiver NRZ, ngendi loro TX lan RX diselehake ing FGT padha. saluran (s).

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 43

683074 | 2022.04.28 Kirimi Umpan Balik

6. F-Tile Serial Lite IV Intel FPGA IP Interface Sinyal

6.1. Sinyal Jam

Tabel 19. Sinyal Jam

jeneng

Arah Jembar

Katrangan

tx_core_clkout

Output jam inti TX kanggo antarmuka PCS adat TX, TX MAC lan logika pangguna ing

jalur data TX.

Jam iki digawe saka blok PCS khusus.

rx_core_clkout

Output jam inti RX kanggo antarmuka PCS adat RX, RX deskew FIFO, RX MAC

lan logika pangguna ing datapath RX.

Jam iki digawe saka blok PCS khusus.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Jam referensi Input Transceiver.

Nalika jinis transceiver disetel kanggo FGT, sambungake jam iki menyang sinyal output (out_refclk_fgt_0) saka F-Tile Reference lan Sistem PLL Jam Intel FPGA IP. Nalika jinis transceiver disetel kanggo FHT, nyambung

jam iki kanggo sinyal output (out_fht_cmmpll_clk_0) saka F-Tile Reference lan System PLL Jam Intel FPGA IP.

Deleng Parameter kanggo rentang frekuensi sing didhukung.

Jam Input Input kanggo antarmuka konfigurasi ulang transceiver.

Frekuensi jam yaiku 100 nganti 162 MHz.

Sambungake sinyal jam input iki menyang sirkuit jam njaba utawa osilator.

Jam Input Input kanggo antarmuka konfigurasi ulang transceiver.

Frekuensi jam yaiku 100 nganti 162 MHz.

Sambungake sinyal jam input iki menyang sirkuit jam njaba utawa osilator.

out_systempll_clk_ 1

Input

Jam sistem PLL.
Sambungake jam iki menyang sinyal output (out_systempll_clk_0) saka F-Tile Reference lan System PLL Jam Intel FPGA IP.

Parameter Informasi sing Gegandhengan ing kaca 42

6.2. Reset Sinyal

Tabel 20. Reset Sinyal

jeneng

Arah Jembar

tx_core_rst_n

Input

Domain Jam Asynchronous

rx_core_rst_n

Input

Asynchronous

tx_pcs_fec_phy_reset_n 1

Input

Asynchronous

Katrangan

Sinyal reset aktif-kurang. Ngreset F-Tile Serial Lite IV TX MAC.

Sinyal reset aktif-kurang. Ngreset F-Tile Serial Lite IV RX MAC.

Sinyal reset aktif-kurang.

terus…

ISO 9001:2015 Registered

6. F-Tile Serial Lite IV Intel FPGA IP Interface sinyal 683074 | 2022.04.28

jeneng

Domain Jam Arah Jembar

Katrangan

Ngreset F-Tile Serial Lite IV TX PCS adat.

rx_pcs_fec_phy_reset_n 1

Input

Asynchronous

Sinyal reset aktif-kurang. Ngreset PC khusus F-Tile Serial Lite IV RX.

reconfig_reset

Input

reconfig_clk Aktif-dhuwur reset sinyal.

Reset blok konfigurasi ulang antarmuka sing dipetakan memori Avalon.

reconfig_sl_reset

Input reconfig_sl_clk Aktif-dhuwur reset sinyal.

Reset blok konfigurasi ulang antarmuka sing dipetakan memori Avalon.

6.3. Sinyal MAC

Tabel 21.

Sinyal TX MAC
Ing tabel iki, N nggambarake jumlah jalur sing disetel ing editor parameter IP.

jeneng

Jembar

Domain Jam Arah

Katrangan

tx_avs_siap

Output tx_core_clkout Avalon sinyal streaming.

Nalika ditegesake, nuduhake yen TX MAC siyap nampa data.

tx_avs_data

· (64*N)*2 (mode PAM4)
· 64*N (mode NRZ)

Input

tx_core_clkout sinyal streaming Avalon. data TX.

tx_avs_channel

Input tx_core_clkout Avalon sinyal streaming.

Nomer saluran kanggo data sing ditransfer ing siklus saiki.

Sinyal iki ora kasedhiya ing mode dhasar.

tx_avs_valid

Input tx_core_clkout Avalon sinyal streaming.

Nalika ditegesake, nuduhake sinyal data TX bener.

tx_avs_startofpacket

Input tx_core_clkout Avalon sinyal streaming.

Nalika ditegesake, nuduhake wiwitan paket data TX.

Negesake mung siji siklus jam kanggo saben paket.

Sinyal iki ora kasedhiya ing mode dhasar.

tx_avs_endofpacket

Input tx_core_clkout Avalon sinyal streaming.

Nalika ditegesake, nuduhake mburi paket data TX.

Negesake mung siji siklus jam kanggo saben paket.

Sinyal iki ora kasedhiya ing mode dhasar.

tx_avs_kosong

Input tx_core_clkout Avalon sinyal streaming.

Nuduhake nomer tembung ora bener ing bledosan final saka data TX.

Sinyal iki ora kasedhiya ing mode dhasar.

tx_num_valid_bytes_eob

Input

tx_core_clkout

Nuduhake jumlah bait sing bener ing tembung pungkasan bledosan pungkasan. Sinyal iki ora kasedhiya ing mode dhasar.
terus…

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 45

6. F-Tile Serial Lite IV Intel FPGA IP Interface sinyal 683074 | 2022.04.28

Jeneng tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Jembar 1
1 1
N 5

Domain Jam Arah

Katrangan

Input

tx_core_clkout

Nalika ditegesake, sinyal iki miwiti siklus informasi sing ditemtokake pangguna.
Negesake sinyal iki ing siklus jam sing padha karo pernyataan tx_startofpacket.
Sinyal iki ora kasedhiya ing mode dhasar.

Output tx_core_clkout Nalika negesake, nuduhake link data TX siap kanggo transmisi data.

Output

tx_core_clkout

Yen ditegesake, sinyal iki miwiti alignment maneh jalur.
Negesake sinyal iki kanggo siji siklus jam kanggo pemicu MAC ngirim ALIGN CW.

Input

tx_core_clkout Nalika negesake, MAC nyuntikake kesalahan CRC32 menyang jalur sing dipilih.

Output tx_core_clkout Ora digunakake.

Diagram wektu ing ngisor iki nuduhake example saka transmisi data TX saka 10 tembung saka logika pangguna liwat 10 TX dalan serial.

Gambar 28.

Diagram Wektu Transmisi Data TX
tx_core_clkout

tx_avs_valid

tx_avs_siap

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Lane 0

……………

STRT 0 10

N-10 END STRT 0

Lane 1

……………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

Lane 9

……………

STRT 9 19

N-1 END STRT 9

N-1 END IDLE IDLE

Tabel 22.

Sinyal RX MAC
Ing tabel iki, N nggambarake jumlah jalur sing disetel ing editor parameter IP.

jeneng

Jembar

Domain Jam Arah

Katrangan

rx_avs_siap

Input rx_core_clkout Avalon sinyal streaming.

Nalika ditegesake, nuduhake yen logika pangguna siyap nampa data.

rx_avs_data

(64*N)*2 (mode PAM4)
64*N (mode NRZ)

Output

rx_core_clkout Avalon sinyal streaming. data RX.

rx_avs_channel

Output rx_core_clkout Avalon sinyal streaming.

Nomer saluran kanggo data sing

ditampa ing siklus saiki.

Sinyal iki ora kasedhiya ing mode dhasar.

rx_avs_valid

Output rx_core_clkout Avalon sinyal streaming.

terus…

F-Tile Serial Lite IV Intel® FPGA IP User Guide 46

Kirimi Umpan Balik

6. F-Tile Serial Lite IV Intel FPGA IP Interface sinyal 683074 | 2022.04.28

jeneng

Jembar

Domain Jam Arah

Katrangan

Nalika ditegesake, nuduhake sinyal data RX bener.

rx_avs_startofpacket

Output rx_core_clkout Avalon sinyal streaming.

Yen ditegesake, nuduhake wiwitan paket data RX.

Negesake mung siji siklus jam kanggo saben paket.

Sinyal iki ora kasedhiya ing mode dhasar.

rx_avs_endofpacket

Output rx_core_clkout Avalon sinyal streaming.

Yen ditegesake, nuduhake pungkasan saka paket data RX.

Negesake mung siji siklus jam kanggo saben paket.

Sinyal iki ora kasedhiya ing mode dhasar.

rx_avs_kosong

Output rx_core_clkout Avalon sinyal streaming.

Nuduhake jumlah tembung sing ora bener ing bledosan pungkasan data RX.

Sinyal iki ora kasedhiya ing mode dhasar.

rx_num_valid_bytes_eob

Output

rx_core_clkout Nuduhake jumlah bait bener ing tembung pungkasan bledosan final.
Sinyal iki ora kasedhiya ing mode dhasar.

rx_is_usr_cmd

Output rx_core_clkout Nalika ditegesake, sinyal iki miwiti pangguna-

siklus informasi ditetepake.

Negesake sinyal iki ing siklus jam sing padha karo pernyataan tx_startofpacket.

Sinyal iki ora kasedhiya ing mode dhasar.

rx_link_up

Output rx_core_clkout Nalika ditegesake, nuduhake link data RX

siap kanggo nampa data.

rx_link_reinit

Input rx_core_clkout Nalika ditegesake, sinyal iki miwiti jalur

re-alignment.

Yen sampeyan mateni Aktifake Alignment Otomatis, negesake sinyal iki kanggo siji siklus jam kanggo micu MAC kanggo nyelarasake maneh dalan. Yen Aktifake Auto Alignment disetel, MAC maneh nyelarasake dalan kanthi otomatis.

Aja negesake sinyal iki nalika Aktifake Alignment Otomatis disetel.

rx_error

(N*2*2)+3 (mode PAM4)
(N*2)*3 (mode NRZ)

Output

rx_core_clkout

Nalika ditegesake, nuduhake kahanan kesalahan dumadi ing RX datapath.
· [(N*2+2):N+3] = Nuduhake kesalahan PCS kanggo jalur tartamtu.
· [N+2] = Nuduhake kesalahan alignment. Reinitialize alignment lane yen dicokot iki ditegesake.
· [N+1]= Nuduhake data diterusake menyang logika pangguna nalika logika pangguna durung siap.
· [N] = Nuduhake mundhut saka alignment.
· [(N-1):0] = Nuduhake data ngemot kesalahan CRC.

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 47

6. F-Tile Serial Lite IV Intel FPGA IP Interface sinyal 683074 | 2022.04.28

6.4. Sinyal Rekonfigurasi Transceiver

Tabel 23.

Sinyal konfigurasi ulang PCS
Ing tabel iki, N nggambarake jumlah jalur sing disetel ing editor parameter IP.

jeneng

Jembar

Domain Jam Arah

Katrangan

reconfig_sl_read

Input reconfig_sl_ PCS reconfiguration maca printah

clk

sinyal.

reconfig_sl_write

Input reconfig_sl_ PCS reconfiguration nulis

clk

sinyal printah.

reconfig_sl_address

14 bit + clogb2N

Input

reconfig_sl_ clk

Nemtokake PCS reconfiguration Avalon alamat antarmuka memori-peta ing lane milih.
Saben jalur duwe 14 bit lan bit ndhuwur nuduhake offset jalur.
Example, kanggo desain NRZ/PAM4 4-jalur, kanthi reconfig_sl_address [13:0] nuduhake nilai alamat:
· reconfig_sl_address [15:1 4] disetel kanggo 00 = alamat kanggo lane 0.
· reconfig_sl_address [15:1 4] disetel kanggo 01 = alamat kanggo lane 1.
· reconfig_sl_address [15:1 4] disetel kanggo 10 = alamat kanggo lane 2.
· reconfig_sl_address [15:1 4] disetel kanggo 11 = alamat kanggo lane 3.

reconfig_sl_readdata

Output reconfig_sl_ Nemtokake data konfigurasi ulang PCS

clk

diwaca kanthi siklus siap ing a

jalur sing dipilih.

reconfig_sl_waitrequest

Output reconfig_sl_ Nggantosi PCS reconfiguration

clk

Antarmuka sing dipetakan memori Avalon

sinyal stalling ing jalur sing dipilih.

reconfig_sl_writedata

Input reconfig_sl_ Nemtokake data konfigurasi ulang PCS

clk

ditulis ing siklus nulis ing a

jalur sing dipilih.

reconfig_sl_readdata_vali

Output

reconfig_sl_ Nemtokake PCS reconfiguration

clk

data ditampa bener ing milih

jalur.

Tabel 24.

Sinyal konfigurasi ulang IP Hard F-Tile
Ing tabel iki, N nggambarake jumlah jalur sing disetel ing editor parameter IP.

jeneng

Jembar

Domain Jam Arah

Katrangan

reconfig_read

Input reconfig_clk PMA reconfiguration diwaca

sinyal printah.

reconfig_write

Input reconfig_clk PMA reconfiguration nulis

sinyal printah.

reconfig_address

18 bit + clog2bN

Input

reconfig_clk

Nemtokake alamat antarmuka sing dipetakan memori PMA Avalon ing jalur sing dipilih.
terus…

F-Tile Serial Lite IV Intel® FPGA IP User Guide 48

Kirimi Umpan Balik

6. F-Tile Serial Lite IV Intel FPGA IP Interface sinyal 683074 | 2022.04.28

jeneng
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Jembar
32 1 32 1

Domain Jam Arah

Katrangan

Ing mode NRZ iklan PAM4, saben jalur duwe 18 bit lan bit ndhuwur sing isih ana nuduhake offset jalur.
Example, kanggo desain 4-jalur:
· reconfig_address [19:18] disetel kanggo 00 = alamat kanggo lane 0.
· reconfig_address [19:18] disetel kanggo 01 = alamat kanggo lane 1.
· reconfig_address [19:18] disetel kanggo 10 = alamat kanggo lane 2.
· reconfig_address [19:18] disetel kanggo 11 = alamat kanggo lane 3.

Output

reconfig_clk Nemtokake data PMA kanggo diwaca dening siklus siap ing lane milih.

Output

reconfig_clk Nggantosi PMA Avalon memorymapped antarmuka sinyal stalling ing lane milih.

Input

reconfig_clk Nemtokake data PMA kanggo ditulis ing siklus nulis ing lane milih.

Output

reconfig_clk Nemtokake PMA reconfiguration ditampa data bener ing lane milih.

6.5. Sinyal PMA

Tabel 25.

Sinyal PMA
Ing tabel iki, N nggambarake jumlah jalur sing disetel ing editor parameter IP.

jeneng

Jembar

Domain Jam Arah

Katrangan

phy_tx_lanes_stable

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous Nalika ditegesake, nuduhake TX datapath siap kanggo ngirim data.

tx_pll_locked

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous Nalika ditegesake, nuduhake TX PLL wis entuk status kunci.

phy_ehip_siap

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous

Nalika ditegesake, nuduhake yen PCS adat wis rampung initialization internal lan siap kanggo transmisi.
Sinyal iki negesake sawise tx_pcs_fec_phy_reset_n lan tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Output TX jam serial TX pin serial.

rx_serial_data

Input jam serial RX pin serial RX.

phy_rx_block_lock

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous Nalika ditegesake, nuduhake yen alignment blok 66b wis rampung kanggo jalur.

rx_cdr_lock

N*2 (mode PAM4)

Output

Asynchronous

Yen ditegesake, nuduhake yen jam sing wis pulih dikunci kanggo data.
terus…

Kirimi Umpan Balik

F-Tile Serial Lite IV Intel® FPGA IP User Guide 49

6. F-Tile Serial Lite IV Intel FPGA IP Interface sinyal 683074 | 2022.04.28

Jeneng phy_rx_pcs_ready phy_rx_hi_ber

Jembar

Domain Jam Arah

Katrangan

N (mode NRZ)

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous

Yen ditegesake, nuduhake yen jalur RX saka saluran Ethernet sing cocog wis didadekake siji lan siap nampa data.

N*2 (mode PAM4)
N (mode NRZ)

Output

Asynchronous

Yen ditegesake, nuduhake yen RX PCS saka saluran Ethernet sing cocog ana ing negara HI BER.

F-Tile Serial Lite IV Intel® FPGA IP User Guide 50

Kirimi Umpan Balik

683074 | 2022.04.28 Kirimi Umpan Balik

7. Ngrancang karo F-Tile Serial Lite IV Intel FPGA IP

7.1. Reset Pedoman
Tindakake pedoman reset iki kanggo ngleksanakake reset tingkat sistem.
· Dasi sinyal tx_pcs_fec_phy_reset_n lan rx_pcs_fec_phy_reset_n bebarengan ing tingkat sistem kanggo ngreset TX lan RX PCS bebarengan.
· Negesake tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n, lan sinyal reconfig_reset bebarengan. Deleng Reset lan Link Initialization kanggo informasi luwih lengkap babagan reset IP lan urutan initialization.
· Terus tx_pcs_fec_phy_reset_n, lan rx_pcs_fec_phy_reset_n sinyal kurang, lan reconfig_reset sinyal dhuwur lan ngenteni tx_reset_ack lan rx_reset_ack kanggo bener ngreset F-kothak IP hard lan pamblokiran reconfiguration.
· Kanggo entuk link-up cepet antarane piranti FPGA, ngreset F-Tile Serial Lite IV Intel FPGA IPs disambungake bebarengan. Waca F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna kanggo informasi babagan ngawasi link IP TX lan RX nggunakake toolkit.
Informasi sing gegandhengan
· Reset lan Link Initialization ing kaca 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Pandhuan pangguna

7.2. Pedoman Penanganan Kesalahan

Tabel ing ngisor iki nampilake pedoman penanganan kesalahan kanggo kondisi kesalahan sing bisa kedadeyan karo desain F-Tile Serial Lite IV Intel FPGA IP.

Tabel 26. Kahanan kesalahan lan Pedoman Penanganan

Kesalahan Kondisi
Siji utawa luwih jalur ora bisa nggawe komunikasi sawise pigura wektu tartamtu.

Pedoman
Ngleksanakake sistem wektu entek kanggo ngreset link ing tingkat aplikasi.

A lane ilang komunikasi sawise komunikasi diadegaké.
A lane ilang komunikasi sak proses deskew.

Iki bisa kedadeyan sawise utawa sajrone fase transfer data. Ngleksanakake deteksi mundhut link ing tingkat aplikasi lan ngreset link.
Ngleksanakake proses reinitialization link kanggo dalan sing salah. Sampeyan kudu mesthekake yen nuntun Papan ora ngluwihi 320 UI.

Alignment lane mundhut sawise kabeh jalur wis didadekake siji.

Iki bisa kedadeyan sawise utawa sajrone fase transfer data. Ngleksanakake deteksi mundhut alignment lane ing tingkat aplikasi kanggo miwiti maneh proses alignment lane.

ISO 9001:2015 Registered

683074 | 2022.04.28 Kirimi Umpan Balik

8. F-Tile Serial Lite IV Intel FPGA IP User Guide Archives

Versi IP padha karo versi piranti lunak Intel Quartus Prime Design Suite nganti v19.1. Saka piranti lunak Intel Quartus Prime Design Suite versi 19.2 utawa luwih anyar, inti IP duwe skema versi IP anyar.

Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi Intel Quartus Prime
21.3

Versi IP inti 3.0.0

Pandhuan pangguna F-Tile Serial Lite IV Intel® FPGA IP User Guide

ISO 9001:2015 Registered

683074 | 2022.04.28 Kirimi Umpan Balik

9. Riwayat Revisi Dokumen kanggo F-Tile Serial Lite IV Intel FPGA IP User Guide

Versi Dokumen 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Versi Intel Quartus Prime
22.1
21.3 21.3 21.2

IP Versi 5.0.0
3.0.0 3.0.0 2.0.0

Owah-owahan
· Tabel Dianyari: F-Tile Serial Lite IV Fitur IP FPGA Intel — Katrangan Transfer Data sing dianyari kanthi dhukungan tingkat transceiver FHT tambahan: 58G NRZ, 58G PAM4, lan 116G PAM4
· Tabel Dianyari: F-Tile Serial Lite IV Intel FPGA IP Parameter Katrangan — Parameter anyar sing ditambahake · Frekuensi jam referensi PLL Sistem · Aktifake titik pungkasan debug — Dianyari Nilai kanggo tingkat data PMA — Penamaan parameter sing dianyari cocog karo GUI
· Dianyari gambaran kanggo transfer data ing Tabel: F-Tile Serial Lite IV Intel FPGA IP Fitur.
· Ganti jeneng Tabel jeneng IP kanggo F-Tile Serial Lite IV Intel FPGA IP Parameter Description ing bagean Parameter kanggo gamblang.
· Tabel Dianyari: Parameter IP: — Nambahake parameter anyar–RSFEC diaktifake ing IP Simplex Serial Lite IV liyane sing diselehake ing saluran FGT sing padha. - Dianyari nilai standar kanggo frekuensi jam referensi Transceiver.
Rilis wiwitan.

ISO 9001:2015 Registered

Dokumen / Sumber Daya

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] Pandhuan pangguna F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] Pandhuan pangguna F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Referensi

Manual pangguna

F Tile Serial Lite IV Intel FPGA IP

Dokumen / Sumber Daya

Referensi

Ninggalake komentar

Batal balesan