intel F-Tile Interlaken FPGA IPDesign Example Pandhuan pangguna

Isine ndhelikake

1 intel F-Tile Interlaken FPGA IPDesign Example Pandhuan pangguna

2 1. Pandhuan Wiwitan Cepet

3 2. Desain Example Katrangan

4 3. F-Tile Interlaken Intel FPGA IP Design Example Arsip Pandhuan pangguna

5 4. Riwayat Revisi Dokumen kanggo F-Tile Interlaken Intel FPGA IP Design Example Pandhuan pangguna

6 Dokumen / Sumber Daya

6.1 Referensi

7 Kiriman sing gegandhengan

intel F-Tile Interlaken FPGA IPDesign Example Pandhuan pangguna

Dianyari kanggo Intel® Quartus® Prime Design Suite: 21.4
IP Versi: 3.1.0

1. Pandhuan Wiwitan Cepet

F-Tile Interlaken Intel® FPGA IP inti menehi testbench simulasi lan ex desain hardwareample sing ndhukung kompilasi lan testing hardware. Nalika sampeyan nggawe desain example, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain.

Testbench lan desain example ndhukung mode NRZ lan PAM4 kanggo piranti F-kothak.
F-Tile Interlaken Intel FPGA IP inti ngasilake desain examples kanggo kombinasi didhukung ing ngisor iki nomer dalan lan tarif data.

Tabel 1. IP Didhukung Kombinasi Jumlah Lane lan Data Rate
Kombinasi ing ngisor iki didhukung ing piranti lunak Intel Quartus® Prime Pro Edition versi 21.4. Kabeh
kombinasi liyane bakal didhukung ing versi mangsa saka Intel Quartus Perdhana Pro Edition.

Gambar 1. Langkah Pengembangan Desain Example

(1) Varian iki ndhukung Interlaken Look-aside Mode.
(2) Kanggo desain konfigurasi 10-lane, F-kothak mbutuhake 12 jalur TX PMA kanggo ngaktifake clocking transceiver terikat kanggo minimalake saluran miring.

* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

Desain inti F-Tile Interlaken Intel FPGA IP example ndhukung fitur ing ngisor iki:

TX internal kanggo mode loopback serial RX

Ngasilake paket ukuran tetep kanthi otomatis
Kapabilitas mriksa paket dhasar

Kemampuan kanggo nggunakake System Console kanggo ngreset desain kanggo tujuan testing maneh

Gambar 2. Diagram Blok Dhuwur

Informasi sing gegandhengan

F-Tile Interlaken Intel FPGA IP User Guide
Cathetan Rilis IP Intel FPGA F-Tile Interlaken

1.1. Persyaratan Hardware lan Piranti Lunak
Kanggo nyoba mantanampdesain, nggunakake hardware lan software ing ngisor iki:

Piranti lunak Intel Quartus Prime Pro Edition versi 21.4

Konsol sistem kasedhiya karo piranti lunak Intel Quartus Prime Pro Edition
Simulator sing didhukung:
— Synopsys* VCS*
— Synopsys VCS MX
— Siemens* EDA ModelSim* SE utawa Questa*
- Irama * Xcelium *

Kit Pengembangan Intel Agilex™ I-Series Transceiver-SoC

1.2. Nggawe Desain
Gambar 3. Tata cara

Tindakake langkah iki kanggo generate ex desainample lan testbench:

Ing piranti lunak Intel Quartus Prime Pro Edition, klik File ➤ New Project Wizard kanggo nggawe proyek Intel Quartus Prime anyar, utawa klik File ➤ Open Project kanggo mbukak proyek Intel Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake piranti.
Nemtokake kulawarga piranti Agilex lan pilih piranti nganggo F-Tile kanggo desain sampeyan.

Ing Katalog IP, goleki lan klik kaping pindho F-Tile Interlaken Intel FPGA IP. Jendhela New IP Variant katon.
Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
Klik OK. Editor parameter katon.

Gambar 4. ExampTab Desain Kab

6. Ing tab IP, nemtokake paramèter kanggo variasi inti IP.
7. Ing Examptab Desain, pilih pilihan Simulasi kanggo generate testbench. Pilih opsi Synthesis kanggo ngasilake desain hardware example. Sampeyan kudu milih ing paling siji opsi Simulasi lan Sintesis kanggo generate ex desainample.
8. Kanggo Format HDL Generated, loro Verilog lan VHDL pilihan kasedhiya.
9. Kanggo Target Development Kit, pilih Agilex I-Series Transceiver-SOC Development Kit.

Cathetan: Yen sampeyan milih pilihan Development Kit, tugas pin disetel miturut nomer bagean piranti Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) lan bisa uga beda karo piranti sing dipilih. Yen sampeyan arep kanggo nyoba desain ing hardware ing PCB beda, pilih Ora ana pilihan pembangunan kit lan nggawe assignments pin cocok ing .qsf. file
10. Klik Generate Examplan Desain. Pilih ExampJendhela Direktori Desain katon.
11. Yen sampeyan pengin ngowahi desain examppath direktori utawa jeneng saka standar sing ditampilake (ilk_f_0_example_design), telusuri menyang path anyar lan ketik ex desain anyarampjeneng direktori.
12. Klik OK.

Cathetan: Ing desain F-Tile Interlaken Intel FPGA IP example, a SystemPLL instantiated otomatis, lan disambungake menyang F-Tile Interlaken Intel FPGA IP inti. Path hierarki SystemPLL ing desain exampiku:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL ing desain example nuduhake jam referensi 156.26 MHz padha karo Transceiver.

1.3. Struktur Direktori
F-Tile Interlaken Intel FPGA IP inti ngasilake ing ngisor iki files kanggo desain
example:
Gambar 5. Struktur Direktori

Tabel 2. Desain Hardware Example File Katrangan
Iki files ana ingample_installation_dir>/ilk_f_0_exampdirektori le_design.

Tabel 3. Testbench File Katrangan
Iki file ana ingample_installation_dir>/ilk_f_0_example_design/exampdirektori le_design/rtl.

Tabel 4. Testbench Scripts
Iki files ana ingample_installation_dir>/ilk_f_0_example_design/exampdirektori le_design/testbench.

1.4. Simulating Design Examping Testbench
Gambar 6. Tata cara

Tindakake langkah iki kanggo simulasi testbench:

Ing command prompt, ganti menyang direktori simulasi testbench. Path direktori yaikuample_installation_dir>/misample_design / testbench.
Jalanake skrip simulasi kanggo simulator sing didhukung pilihan sampeyan. Skrip nyusun lan mbukak testbench ing simulator. Skrip sampeyan kudu mriksa manawa jumlah SOP lan EOP cocog sawise simulasi rampung.

Tabel 5. Langkah-langkah kanggo Run Simulasi

3. Analisis asil. Simulasi sukses ngirim lan nampa paket, lan nampilake "Test LULUS".
Testbench kanggo desain example ngrampungake tugas ing ngisor iki:

Instantiates inti F-Tile Interlaken Intel FPGA IP.
Nyetak status PHY.
Priksa sinkronisasi metaframe (SYNC_LOCK) lan wates tembung (blok).
(WORD_LOCK).

Ngenteni jalur individu dikunci lan didadekake siji.
Miwiti ngirim paket.
Priksa statistik paket:
- Kasalahan CRC24
- SOP
- EOPs

Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses:

Cathetan: Desain Interlaken example simulasi testbench ngirim 100 paket lan nampa 100 paket.

Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses kanggo mode Interlaken Look-aside:

1.5. Kompilasi lan Konfigurasi Desain Hardware Example

Mesthekake mantanampgenerasi desain le lengkap.
Ing piranti lunak Intel Quartus Prime Pro Edition, bukak proyek Intel Quartus Primeample_installation_dir>/misample_design.qpf>.

Ing Ngolah menu, klik Miwiti Kompilasi.
Sawise kompilasi sukses, a .sof file kasedhiya ing direktori sing ditemtokake.
Tindakake langkah iki kanggo program hardware exampDesain ing piranti Intel Agilex kanthi F-tile:
a. Sambungake Development Kit menyang komputer inang.
b. Bukak aplikasi Kontrol Jam, yaiku bagean saka kit pangembangan. Setel frekuensi anyar kanggo desain example minangka nderek:
• Kanggo mode NRZ:
- Si5391 (U18), OUT0: Setel menyang nilai pll_ref_clk (3) saben syarat desain sampeyan.
• Kanggo mode PAM:
- Si5391 (U45), OUT1: Setel menyang nilai pll_ref_clk (3) saben syarat desain sampeyan.
- Si5391 (U19), OUT1: Setel menyang nilai mac_pll_ref_clk (3) saben syarat desain sampeyan. c. Klik Tools ➤ Programmer ➤ Hardware Setup.
d. Pilih piranti pemrograman. Tambah Intel Agilex I-Series Transceiver-SoC Development Kit.
e. Priksa manawa Mode disetel kanggo JTAG.
f. Pilih piranti Intel Agilex I-Series banjur klik Tambah Piranti. Programmer nampilake diagram sambungan antarane piranti ing papan sampeyan.
g. Centhang kothak kanggo .sof.
h. Centhang kothak ing Program / Konfigurasi kolom.
i. Klik Miwiti.

1.6. Nguji Desain Hardware Example
Sawise sampeyan ngumpulake F-kothak Interlaken Intel FPGA IP desain example lan ngatur piranti, sampeyan bisa nggunakake System Console kanggo program inti IP lan ndhaftar sawijining.

Tindakake langkah iki kanggo mbukak Konsol Sistem lan nyoba desain hardware example:

Ora ana kesalahan kanggo CRC32, CRC24, lan checker.
SOP lan EOP sing ditularake kudu cocog karo SOP lan EOP sing ditampa.

Ing ngisor iki sampOutput kasebut nggambarake uji coba sing sukses ing mode Interlaken:

Ing ngisor iki sampOutput kasebut nggambarake uji coba sing sukses ing mode Interlaken Lookaside:

2. Desain Example Katrangan

Desain example nduduhake fungsi inti Interlaken IP.

2.1. Desain Example Komponen
mantanampdesain le nyambung sistem lan jam referensi PLL lan komponen desain dibutuhake. mantanample desain configures inti IP ing mode loopback internal lan ngasilake paket ing antarmuka transfer data pangguna TX inti IP. Inti IP ngirim paket kasebut ing jalur loopback internal liwat transceiver.

Sawise panrima inti IP nampa paket ing path loopback, proses Interlaken paket lan ngirim ing antarmuka transfer data pangguna RX. mantanample desain mriksa sing paket ditampa lan ditularaké cocog.

Desain F-Tile Interlaken Intel FPGA IP example kalebu komponen ing ngisor iki:

F-Tile Interlaken Intel FPGA IP inti

Generator Paket lan Pemeriksa Paket
Referensi F-Tile lan Jam PLL Sistem Intel FPGA IP inti

2.2. Desain Examplan Aliran
Desain hardware F-Tile Interlaken Intel FPGA IP example ngrampungake langkah-langkah ing ngisor iki:

Reset F-tile Interlaken Intel FPGA IP lan F-Tile.
Ngeculake reset ing Interlaken IP (system reset) lan F-tile TX (tile_tx_rst_n).
Ngatur F-tile Interlaken Intel FPGA IP ing mode loopback internal.

Ngeculake reset saka F-tile RX (tile_rx_rst_n).
Ngirim stream paket Interlaken kanthi data sing wis ditemtokake ing muatan menyang antarmuka transfer data pangguna TX saka inti IP.
Priksa paket sing ditampa lan laporan status. Checker paket kalebu ing desain hardware example nyedhiyakake kapabilitas pamriksa paket dhasar ing ngisor iki:
• Priksa manawa urutan paket sing dikirim wis bener.
• Priksa manawa data sing ditampa cocog karo nilai sing dikarepake kanthi mesthekake yen wiwitan paket (SOP) lan pungkasan paket (EOP) diitung selaras nalika data lagi dikirim lan ditampa.

* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.

2.3. Sinyal Antarmuka
Tabel 6. Desain ExampSinyal Antarmuka

2.4. Register Peta

Cathetan:

Desain Example ndhaftar alamat diwiwiti karo 0x20 ** nalika Interlaken IP inti ndhaftar alamat diwiwiti karo 0x10 **.

Alamat register F-tile PHY diwiwiti kanthi 0x30** nalika alamat register FEC F-tile diwiwiti karo 0x40**. Register FEC mung kasedhiya ing mode PAM4.
Kode akses: RO—Mung Waca, lan RW—Waca/Tulis.
Konsol sistem maca desain example ndhaptar lan laporan status test ing layar.

Tabel 7. Desain Example Register Peta

Tabel 8. Desain Example Register Peta kanggo Interlaken Deleng-aside Design Example
Gunakake peta ndhaptar iki nalika sampeyan nggawe ex desainample karo Aktifake parameter Mode Interlaken Deleng-aside diuripake.

2.5. Reset
Ing inti F-Tile Interlaken Intel FPGA IP, sampeyan miwiti reset (reset_n = 0) lan terus nganti inti IP ngasilake reset ngakoni (reset_ack_n = 0). Sawise reset dibusak (reset_n=1), reset ngakoni bali menyang negara wiwitan (reset_ack_n=1). Ing desain example, a rst_ack_sticky ndhaftar ngemu reset ngakoni pratelan lan banjur micu aman saka reset (reset_n = 1). Sampeyan bisa nggunakake cara alternatif sing cocog karo kabutuhan desain sampeyan.

penting: Ing skenario ing ngendi loopback serial internal dibutuhake, sampeyan kudu ngeculake TX lan RX saka F-kothak kanthi kapisah ing urutan tartamtu. Deleng skrip konsol sistem kanggo informasi luwih lengkap.

Gambar 7. Reset Urutan ing Mode NRZ

Gambar 8. Reset Urutan ing Mode PAM4

3. F-Tile Interlaken Intel FPGA IP Design Example Arsip Pandhuan pangguna

Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

4. Riwayat Revisi Dokumen kanggo F-Tile Interlaken Intel FPGA IP Design Example Pandhuan pangguna

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor nganti saiki
specifications ing sesuai karo babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan nalika sembarang tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.

Waca Liyane Babagan Manual Iki & Unduh PDF: