Cathetan Rilis IP FPGA Generasi 2 Intel Interlaken
Cathetan Rilis IP Intel® FPGA Interlaken (Generasi 2).
Yen cathetan rilis ora kasedhiya kanggo versi inti IP tartamtu, inti IP ora ana owah-owahan ing versi kasebut. Kanggo informasi babagan rilis nganyari IP nganti v18.1, deleng Cathetan Rilis Pembaruan Intel Quartus Prime Design Suite. Versi Intel® FPGA IP cocog karo versi piranti lunak Intel Quartus® Prime Design Suite nganti v19.1. Miwiti ing piranti lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP duwe skema versi anyar. Nomer versi Intel FPGA IP (XYZ) bisa diganti karo saben versi piranti lunak Intel Quartus Prime. Owah-owahan ing:
- X nuduhake revisi utama IP. Yen sampeyan nganyari piranti lunak Intel Quartus Prime, sampeyan kudu nggawe maneh IP.
- Y nuduhake IP kalebu fitur anyar. Gawe maneh IP sampeyan kanggo nyakup fitur-fitur anyar iki.
- Z nuduhake IP kalebu owah-owahan cilik. Gawe maneh IP sampeyan kanggo nyakup owah-owahan kasebut.
- Cathetan Rilis Pembaruan Intel Quartus Prime Design Suite
- Interlaken (Generasi 2) Intel FPGA IP User Guide
- Errata kanggo Interlaken (Generasi 2) Intel FPGA IP ing Pangkalan Pengetahuan
- Interlaken (Generasi 2) Intel Stratix 10 FPGA IP Design Example Pandhuan pangguna
- Interlaken (Generasi 2) Intel Agilex FPGA IP Design Example Pandhuan pangguna
- Pambuka kanggo Intel FPGA IP Cores
Interlaken (Generasi 2) Intel FPGA IP v20.0.0
Tabel 1. v20.0.0 2020.10.05
| Versi Intel Quartus Prime | Katrangan | Dampak |
|
20.3 |
Dhukungan ditambahake kanggo tingkat data 25.78125 Gbps. | — |
| Dhukungan tarif data diowahi saka 25.3 Gbps dadi 25.28 Gbps lan 25.8 Gbps dadi 25.78125 Gbps. |
— |
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
Jeneng lan merek liyane bisa diklaim minangka properti wong liya.
Interlaken (Generasi 2) Intel FPGA IP v19.3.0
Tabel 2. v19.3.0 2020.06.22
| Versi Intel Quartus Prime | Katrangan | Dampak |
|
19.3.0 |
IP saiki ndhukung fitur Interlaken Look-aside. | — |
| Ditambahake anyar Aktifake mode Interlaken Look-aside parameter ing editor parameter IP. | Sampeyan bisa ngatur IP ing mode Interlaken Deleng-aside. | |
| Pilihan mode transfer parameter dibusak saka versi saiki piranti lunak Intel Quartus Prime. |
— |
|
| Ditambahake dhukungan tingkat data 12.5 Gbps kanggo jumlah jalur 10 ing variasi inti IP H- tile lan E-tile (mode NRZ). |
— |
|
| Mbusak sinyal ing ngisor iki saka IP:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| Nambahake sinyal anyar ing ngisor iki:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| Dibusak ing ngisor iki rong offset saka peta registrasi:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Pengujian hardware desain example saiki kasedhiya kanggo piranti Intel Agilex™. | Sampeyan bisa nyoba ex desainample ing Intel Agilex F- seri Transceiver-SoC Development Kit. | |
| Sampeyan bisa ngganti tarif data lan frekuensi jam referensi transceiver dadi nilai sing rada beda kanggo conto IP Interlaken (Generasi 2) sing ngarahake piranti Intel Stratix® 10 H-tile utawa E-tile. Delengen KDB iki kanggo informasi babagan carane ngganti tingkat data. |
Sampeyan bisa ngatur tarif data gumantung ing kothak. |
Interlaken (Generasi 2) Intel FPGA IP v19.2.1
Tabel 3. v19.2.1 2019.09.27
| Versi Intel Quartus Prime | Katrangan | Dampak |
|
19.3 |
Rilis umum kanggo piranti Intel Agilex kanthi transceiver E-tile. | — |
| Ganti jeneng Interlaken (Generasi 2) Intel Stratix 10 FPGA IP dadi Interlaken (Generasi 2) Intel FPGA IP |
— |
Interlaken (Generasi 2) Intel Stratix 10 FPGA IP v18.1 Update 1
Tabel 4. Versi 18.1 Nganyari 1 2019.03.15
| Katrangan | Dampak |
| Ditambahake dhukungan mode multi-segmen. | — |
| Ditambahake Jumlah Segmen paramèter. | — |
| • Dhukungan ditambahake kanggo kombinasi jalur lan data kaya ing ngisor iki:
- Kanggo piranti Intel Stratix 10 L-tile: • 4 jalur kanthi tarif jalur 12.5/25.3/25.8 Gbps • 8 jalur kanthi tarif jalur 12.5 Gbps - Kanggo piranti Intel Stratix 10 H-tile: • 4 jalur kanthi tarif jalur 12.5/25.3/25.8 Gbps • 8 jalur kanthi tarif jalur 12.5/25.3/25.8 Gbps • 10 jalur karo 25.3 / 25.8 Gbps tarif lane - Kanggo piranti Intel Stratix 10 E-tile (NRZ): • 4 jalur kanthi tarif jalur 6.25 / 12.5 / 25.3 / 25.8 Gbps • 8 jalur kanthi tarif jalur 12.5/25.3/25.8 Gbps • 10 jalur karo 25.3 / 25.8 Gbps tarif lane • 12 lane karo 10.3125 Gbps lane rate |
— |
| • Nambahake sinyal antarmuka panganggo anyar ing ngisor iki:
— itx_eob1 — itx_eopbits1 — itx_chan1 |
— |
| • Nambahake sinyal antarmuka pangguna panrima anyar ing ngisor iki:
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
— |
Interlaken (Generasi 2) Intel Stratix 10 FPGA IP v18.1
Tabel 5. Versi 18.1 2018.09.10
| Katrangan | Dampak | Cathetan |
| Ganti jeneng kothak document minangka Interlaken (Generasi 2) Intel Stratix 10 FPGA IP User Guide |
— |
— |
| Ditambahake model simulasi VHDL lan dhukungan testbench kanggo inti IP Interlaken (Generasi 2). |
— |
— |
| Nambahake ndhaptar anyar ing ngisor iki menyang inti IP: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Register iki mung kasedhiya ing variasi piranti Intel Stratix 10 E-Tile. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (Generasi 2) Intel FPGA IP v18.0.1
Tabel 6. Versi 18.0.1 Juli 2018
| Katrangan | Dampak | Cathetan |
| Dhukungan tambahan kanggo piranti Intel Stratix 10 kanthi transceiver E-Tile. |
— |
— |
| Ditambahake dhukungan tingkat data 53.125 Gbps kanggo piranti Intel Stratix 10 E-Tile ing mode PAM4. |
— |
— |
| Sinyal jam ditambahake mac_clkin kanggo piranti Intel Stratix 10 E-Tile ing mode PAM4 |
— |
— |
Interlaken (Generasi 2) Intel FPGA IP v18.0
Tabel 7. Versi 18.0 Mei 2018
| Katrangan | Dampak | Cathetan |
| Ganti jeneng inti Interlaken IP (Generasi 2) dadi Interlaken (Generasi 2) Intel FPGA IP miturut rebranding Intel. |
— |
— |
| Nambahake dhukungan tingkat data 25.8 Gbps kanggo nomer jalur 6 lan 12. |
— |
— |
| Dhukungan tambahan kanggo Cadence Xcelium * simulator Paralel. |
— |
— |
Inti IP Interlaken (Generasi 2) v17.1
Tabel 8. Versi 17.1 November 2017
| Katrangan | Dampak | Cathetan |
| Rilis awal ing Intel FPGA IP Library. | — | — |
Informasi sing gegandhengan
Pandhuan pangguna Interlaken IP Core (Generasi 2).
Interlaken (Generasi 2) Intel FPGA IP User Guide Archives
| Versi Quartus | Versi IP inti | Pandhuan pangguna |
| 20.2 | 19.3.0 | Interlaken (Generasi 2) FPGA IP User Guide |
| 19.3 | 19.2.1 | Interlaken (Generasi 2) FPGA IP User Guide |
| 19.2 | 19.2 | Interlaken (Generasi 2) FPGA IP User Guide |
| 18.1.1 | 18.1.1 | Interlaken (Generasi 2) Intel Stratix 10 FPGA IP User Guide |
| 18.1 | 18.1 | Interlaken (Generasi 2) Intel Stratix 10 FPGA IP User Guide |
| 18.0.1 | 18.0.1 | Interlaken (Generasi 2) FPGA IP User Guide |
| 18.0 | 18.0 | Interlaken (Generasi 2) Intel FPGA IP User Guide |
| 17.1 | 17.1 | Pandhuan pangguna Interlaken IP Core (Generasi 2). |
Versi IP padha karo versi piranti lunak Intel Quartus Prime Design Suite nganti v19.1. Saka piranti lunak Intel Quartus Prime Design Suite versi 19.2 utawa luwih anyar, inti IP duwe skema versi IP anyar. Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.
Dokumen / Sumber Daya
 |
Cathetan Rilis IP FPGA Generasi 2 Intel Interlaken [pdf] Pandhuan Cathetan Rilis IP FPGA Interlaken 2nd Gen, Interlaken 2nd Gen, Cathetan Rilis IP FPGA |
