Intel® FPGA P-Tile Avalon ®
Streaming IP kanggo PCI Express*
Desain Example Pandhuan pangguna
Dianyari kanggo Intel®
Quartus® Prime Design Suite: 21.3
IP Versi: 6.0.0
Pandhuan pangguna
Desain Example Katrangan
1.1. Deskripsi Fungsional kanggo Rancangan Input/Output (PIO) sing diprogram Example
Desain PIO example nindakake transfer memori saka prosesor inang kanggo piranti target. Ing mantan ikiample, prosesor inang njaluk siji-dword MemRd lan emWr
TLPs.
Desain PIO example kanthi otomatis nggawe files perlu kanggo simulasi lan ngumpulake ing piranti lunak Intel Prime. Desain example kalebu sawetara saka sudhut paramèter. Nanging, ora nyakup kabeh parameterisasi P-Tile Hard IP kanggo PCIe.
Desain iki example kalebu komponen ing ngisor iki:
- Varian P-Tile Avalon Streaming Hard IP Endpoint (DUT) kanthi paramèter sing wis ditemtokake. Komponen iki nyopir data TLP sing ditampa menyang aplikasi PIO
- Komponen Aplikasi PIO (APPS), sing nindakake terjemahan sing perlu antarane TLPs PCI Express lan nulis Avalon-MM prasaja lan maca menyang memori onchip.
- Komponen memori on-chip (MEM). Kanggo 1 × 16 desain example, memori ing-chip kasusun saka siji 16 pemblokiran memori KB. Kanggo desain 2 × 8 example, memori ing-chip kasusun saka loro 16 pamblokiran memori KB.
- Reset Release IP: IP iki nahan sirkuit kontrol ing reset nganti piranti wis mlebu mode pangguna kanthi lengkap. FPGA negesake output INIT_DONE kanggo menehi tandha manawa piranti kasebut ana ing mode pangguna. IP Reset Release ngasilake versi terbalik saka sinyal INIT_DONE internal kanggo nggawe output nINIT_DONE sing bisa digunakake kanggo desain sampeyan. Sinyal nINIT_DONE dhuwur nganti kabeh piranti mlebu mode pangguna. Sawise nINIT_DONE negesake (kurang), kabeh logika ana ing mode pangguna lan beroperasi kanthi normal. Sampeyan bisa nggunakake sinyal nINIT_DONE ing salah siji saka cara ing ngisor iki:
- Kanggo gatekake reset eksternal utawa internal.
- Kanggo gerbang input reset menyang transceiver lan I / O PLLs.
- Kanggo gapura nulis ngaktifake blok desain kayata blok memori sing dipasang, mesin negara, lan register shift.
- Kanggo drive sinkron ndhaptar, reset port input ing desain sampeyan.
Testbench simulasi instantiates desain PIO example lan Root Port BFM kanggo antarmuka karo target Endpoint.
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
ISO 9001:2015 Registered
Gambar 1. Diagram Blok kanggo Desainer Platform PIO 1 × 16 Desain Example Simulasi Testbench
Gambar 2. Diagram Blok kanggo Desainer Platform PIO 2 × 8 Desain Example Simulasi Testbench
Program test nulis lan maca maneh data saka lokasi sing padha ing memori on-chip. Iki mbandhingake data sing diwaca karo asil sing dikarepake. Laporan tes, "Simulasi mandheg amarga kasil rampung" yen ora ana kesalahan. P-Tile Avalon
Desain streaming example ndhukung konfigurasi ing ngisor iki:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Gen4 x8x8 Endpoint
- Gen3 x8x8 Endpoint
Cathetan: Testbench simulasi kanggo PCIe x8x8 PIO desain example wis diatur kanggo link PCIe x8 siji sanajan desain nyata ngleksanakake loro pranala PCIe x8.
Cathetan: Desain iki example mung ndhukung setelan gawan ing Parameter Editor saka P-kothak Avalon Streaming IP kanggo PCI Express.
Gambar 3. Isi Sistem Desainer Platform kanggo P-Tile Avalon Streaming PCI Express 1 × 16 PIO Design Example
Desainer Platform ngasilake desain iki nganti varian Gen4 x16.
Gambar 4. Isi Sistem Desainer Platform kanggo P-Tile Avalon Streaming PCI Express 2 × 8 PIO Design Example
Desainer Platform ngasilake desain iki nganti Gen4 x8x8 varian.
1.2. Deskripsi Fungsional kanggo Desain Virtualisasi I/O Root Tunggal (SR-IOV) Example
Desain SR-IOV example nindakake transfer memori saka prosesor inang kanggo piranti target. Ndhukung nganti rong PF lan 32 VF saben PF.
Desain SR-IOV example kanthi otomatis nggawe files perlu kanggo simulasi lan ngumpulake ing piranti lunak Intel Quartus Prime. Sampeyan bisa ngundhuh desain kompilasi menyang
Kit Pangembangan Intel Stratix® 10 DX utawa Kit Pangembangan Intel Agilex™.
Desain iki example kalebu komponen ing ngisor iki:
- Varian P-Tile Avalon Streaming (Avalon-ST) IP Endpoint (DUT) kanthi paramèter sing wis ditemtokake. Komponen iki nyopir data TLP sing ditampa menyang aplikasi SR-IOV.
- Komponen Aplikasi SR-IOV (APPS), sing nindakake terjemahan sing perlu antarane TLPs PCI Express lan nulis Avalon-ST prasaja lan maca menyang memori on-chip. Kanggo komponèn SR-IOV APPS, memori diwaca TLP bakal generate Completion karo data.
- Kanggo desain SR-IOV example karo loro PF lan 32 VF saben PF, ana 66 lokasi memori sing ex desainample bisa akses. Loro PF bisa ngakses rong lokasi memori, nalika 64 VFs (2 x 32) bisa ngakses 64 lokasi memori.
- A Reset Release IP.
Testbench simulasi instantiates desain SR-IOV example lan Root Port BFM kanggo antarmuka karo target Endpoint.
Gambar 5. Diagram Blok kanggo Desainer Platform SR-IOV 1×16 Desain Example Simulasi Testbench
Gambar 6. Diagram Blok kanggo Desainer Platform SR-IOV 2×8 Desain Example Simulasi Testbench
Program test nulis lan maca data saka lokasi sing padha ing memori on-chip ing 2 PF lan 32 VF saben PF. Iki mbandhingake data sing diwaca karo sing dikarepake
asil. Laporan tes, "Simulasi mandheg amarga kasil rampung" yen ora ana kesalahan.
Desain SR-IOV example ndhukung konfigurasi ing ngisor iki:
- Gen4 x16 Endpoint
- Gen3 x16 Endpoint
- Gen4 x8x8 Endpoint
- Gen3 x8x8 Endpoint
Gambar 7. Isi Sistem Desainer Platform kanggo P-Tile Avalon-ST karo SR-IOV kanggo PCI Express 1×16 Design Example
Gambar 8. Isi Sistem Desainer Platform kanggo P-Tile Avalon-ST karo SR-IOV kanggo PCI Express 2×8 Design Example
Pandhuan wiwitan cepet
Nggunakake piranti lunak Intel Quartus Prime, sampeyan bisa ngasilake desain I / O (PIO) sing diprogramample kanggo Intel FPGA P-Tile Avalon-ST Hard IP kanggo PCI Express * inti IP. Desain sing digawe example nggambarake paramèter sing sampeyan nemtokake. Ex PIOample transfer data saka prosesor inang kanggo piranti target. Iku cocok kanggo aplikasi bandwidth kurang. Desain iki example kanthi otomatis nggawe files perlu kanggo simulasi lan ngumpulake ing piranti lunak Intel Quartus Prime. Sampeyan bisa ndownload desain kompilasi menyang Papan Pangembangan FPGA. Kanggo ndownload menyang hardware khusus, nganyari Setelan Intel Quartus Prime File (.qsf) karo assignments pin bener. Gambar 9. Langkah Pengembangan kanggo Desain Example
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
ISO 9001:2015 Registered
2.1. Struktur Direktori
Gambar 10. Struktur Direktori kanggo Desain Generated Example
2.2. Nggawe Desain Example
Gambar 11. Tata cara
- Ing piranti lunak Intel Quartus Prime Pro Edition, gawe proyek anyar (File ➤ Wisaya Proyek Anyar).
- Nemtokake Direktori, Jeneng, lan Entitas Tingkat Top.
- Kanggo Tipe Proyek, tampa nilai standar, Proyek kosong. Klik Sabanjure.
- Kanggo Tambah Files klik Sabanjure.
- Kanggo Setelan Kulawarga, Piranti & Papan ing kulawarga, pilih Intel Agilex utawa Intel Stratix 10.
- Yen sampeyan milih Intel Stratix 10 ing langkah pungkasan, pilih Stratix 10 DX ing menu tarik-mudhun Piranti.
- Pilih Piranti Target kanggo desain sampeyan.
- Klik Rampung.
- Ing Katalog IP nemokake lan nambah Intel P-Tile Avalon-ST Hard IP kanggo PCI Express.
- Ing kothak dialog Varian IP Anyar, nemtokake jeneng kanggo IP sampeyan. Klik Nggawe.
- Ing tab Top-Level Settings lan PCIe* Settings, nemtokake paramèter kanggo variasi IP sampeyan. Yen sampeyan nggunakake desain SR-IOV example, tindakake langkah ing ngisor iki kanggo ngaktifake SR-IOV:
a. Ing tab Piranti PCIe* ing tab PCIe* PCI Express / Kapabilitas PCI, centhang kothak Aktifake sawetara fungsi fisik.
b. Ing tab PCIe * Multifungsi lan Setelan Sistem SR-IOV, centhang kothak Aktifake dhukungan SR-IOV lan nemtokake jumlah PF lan VF. Kanggo konfigurasi x8, priksa kothak Aktifake sawetara fungsi fisik lan Aktifake dhukungan SR-IOV kanggo tab PCIe0 lan PCIe1.
c. Ing tab PCIe* MSI-X ing tab PCIe* PCI Express / Kapabilitas PCI, aktifake fitur MSI-X yen dibutuhake.
d. Ing tab PCIe * Base Address Registers, aktifake BAR0 kanggo PF lan VF.
e. Setelan parameter liyane ora didhukung kanggo desain iki example. - Ing Example Designs tab, nggawe pilihan ing ngisor iki:
a. Kanggo Example Desain Files, nguripake opsi Simulasi lan Sintesis.
Yen sampeyan ora perlu simulasi utawa sintesis iki files, ninggalake opsi cocog (e) dipateni Ngartekno nyuda Exampwektu generasi desain le.
b. Kanggo Format HDL Generated, mung Verilog kasedhiya ing release saiki.
c. Kanggo Target Development Kit, pilih Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, Intel Stratix 10 DX P-Tile Production FPGA Development Kit utawa Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
13. Pilih Generate Example Desain kanggo nggawe desain example sing bisa simulasi lan download menyang hardware. Yen sampeyan milih salah sawijining papan pangembangan P-Tile, piranti ing papan kasebut bakal nimpa piranti sing dipilih sadurunge ing proyek Intel Quartus Prime yen piranti kasebut beda. Nalika pituduh njaluk sampeyan nemtokake direktori kanggo mantan sampeyanampdesain, sampeyan bisa nampa direktori standar, ./intel_pcie_ptile_ast_0_example_design, utawa milih direktori liyane.
Gambar 12. Example Designs Tab
- Klik Rampung. Sampeyan bisa nyimpen .ip file nalika dijaluk, nanging ora kudu bisa nggunakake mantanampngrancang.
- Bukak mantanampproyek desain.
- Kompilasi mantanampproject desain le kanggo generate .sof file kanggo mantan lengkapampngrancang. Iki file yaiku apa sing diundhuh menyang papan kanggo nindakake verifikasi hardware.
- Tutupen mantanmuampproyek desain.
Elinga yen sampeyan ora bisa ngganti alokasi pin PCIe ing proyek Intel Quartus Prime. Nanging, kanggo ease PCB nuntun, sampeyan bisa njupuk advantage fitur pembalikan jalur lan inversi polaritas sing didhukung dening IP iki.
2.3. Simulating Design Example
Persiyapan simulasi kalebu nggunakake Root Port Bus Functional Model (BFM) kanggo ngleksanani P-tile Avalon Streaming IP kanggo PCIe (DUT) minangka ditampilake ing ngisor iki.
tokoh.
Gambar 13. Desain PIO Example Simulasi Testbench
Kanggo rincian liyane babagan testbench lan modul ing, waca Testbench ing kaca 15.
Diagram alur ing ngisor iki nuduhake langkah-langkah kanggo simulasi desain example:
Gambar 14. tata cara
- Ganti menyang direktori simulasi testbench, / pcie_ed_tb/pcie_ed_tb/sim/ /simulator.
- Jalanake skrip simulasi kanggo simulator sing sampeyan pilih. Deleng tabel ing ngisor iki.
- Analisis asil.
Cathetan: P-Tile ora ndhukung simulasi PIPE paralel.
Tabel 1. Langkah-langkah kanggo Run Simulasi
| Simulator | Direktori Kerja | instruksi |
| ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition | <cthample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Njaluk vsim (kanthi ngetik vsim, kang ndadekke munggah jendhela console ngendi sampeyan bisa mbukak printah ing ngisor iki). 2. nindakake msim_setup.tcl Wigati: Utawa, tinimbang nindakake Langkah 1 lan 2, sampeyan bisa ngetik: vsim -c -do msim_setup.tcl. 3. ld_debug 4. mbukak -kabeh 5. Simulasi sing sukses dipungkasi kanthi pesen ing ngisor iki, "Simulasi mandheg amarga kasil rampung!" |
| VCS* | <cthample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Ketik sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| terus… | ||
| Simulator | Direktori Kerja | instruksi |
| Cathetan: Printah ing ndhuwur minangka printah siji baris. 2. Simulasi sing sukses dipungkasi kanthi pesen ing ngisor iki, "Simulasi mandheg amarga kasil rampung!" Cathetan: Kanggo mbukak simulasi ing mode interaktif, gunakake langkah-langkah ing ngisor iki: (yen sampeyan wis nggawe eksekusi simv ing mode non-interaktif, mbusak simv lan simv.diadir) 1. Bukak vcs_setup.sh file lan nambah pilihan debug kanggo printah VCS: vcs -debug_access+r 2. Nyusun rancangan example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Miwiti simulasi ing mode interaktif: simv -gui & |
Testbench iki simulates nganti Gen4 x16 varian.
Laporan simulasi, "Simulasi mandheg amarga kasil rampung" yen ora ana kesalahan.
2.3.1. Testbench
Testbench nggunakake modul driver test, altpcietb_bfm_rp_gen4_x16.sv, kanggo miwiti konfigurasi lan transaksi memori. Nalika wiwitan, modul driver test nampilake informasi saka registrasi Root Port lan Endpoint Configuration Space, supaya sampeyan bisa nggandhengake paramèter sing ditemtokake nggunakake Editor Parameter.
mantanample desain lan testbench mbosenke kui adhedhasar konfigurasi sing milih kanggo P-Tile IP kanggo PCIe. Testbench nggunakake paramèter sing sampeyan nemtokake ing Editor Parameter ing Intel Quartus Prime. testbench iki simulates nganti × 16 PCI Express link nggunakake antarmuka serial PCI Express. Desain testbench ngidini luwih saka siji link PCI Express kanggo simulasi ing wektu. Tokoh ing ngisor iki nuduhake tingkat dhuwur view saka desain PIO example.
Gambar 15. Desain PIO Example Simulasi Testbench
Tingkat ndhuwur testbench instantiate modul utama ing ngisor iki:
- altpcietb_bfm_rp_gen4x16.sv —Iki Root Port PCIe BFM.
// Direktori path
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: Iki desain Endpoint karo paramèter sing sampeyan nemtokake.
// Direktori path
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: Modul iki minangka target lan inisiator transaksi kanggo desain PIO example.
// Direktori path
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: Modul iki minangka target lan inisiator transaksi kanggo desain SR-IOV example.
// Direktori path
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Gambar 16. Desain SR-IOV Example Simulasi Testbench
Kajaba iku, testbench duwe rutinitas sing nindakake tugas ing ngisor iki:
- Ngasilake jam referensi kanggo Endpoint ing frekuensi sing dibutuhake.
- Nyedhiyani reset PCI Express nalika wiwitan.
Kanggo katrangan luwih lengkap babagan Root Port BFM, deleng TestBench bab Intel FPGA P-Tile Avalon streaming IP kanggo Pandhuan pangguna PCI Express.
Informasi sing gegandhengan
Intel FPGA P-Tile Avalon streaming IP kanggo PCI Express Pandhuan pangguna
2.3.1.1. Test Driver Modul
Modul driver test, intel_pcie_ptile_tbed_hwtcl.v, instantiates toplevel BFM, altpcietb_bfm_top_rp.v.
BFM tingkat paling dhuwur ngrampungake tugas ing ngisor iki:
- Instantiates driver lan monitor.
- Instantiates Port Root BFM.
- Instantiates antarmuka serial.
Modul konfigurasi, altpcietb_g3bfm_configure.v, nindakake tugas ing ngisor iki:
- Ngatur lan nemtokake BAR.
- Ngatur Port Root lan Endpoint.
- Nampilake setelan Spasi Konfigurasi, BAR, MSI, MSI-X, lan AER sing lengkap.
2.3.1.2. Desain PIO Examping Testbench
Tokoh ing ngisor iki nuduhake ex desain PIOamphirarki desain simulasi. Tes kanggo desain PIO example ditetepake karo apps_type_hwtcl parameter disetel kanggo
3. Tes mbukak ing Nilai parameter iki ditetepake ing ebfm_cfg_rp_ep_rootport, find_mem_bar lan downstream_loop.
Gambar 17. Desain PIO ExampHierarki Desain Simulasi
Testbench diwiwiti kanthi latihan link lan banjur ngakses ruang konfigurasi IP kanggo enumerasi. Tugas sing diarani downstream_loop (ditetepake ing Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) banjur nindakake test link PCIe. Tes iki kalebu langkah-langkah ing ngisor iki:
- Nerbitake printah nulis memori kanggo nulis dword siji data menyang memori on-chip konco Endpoint.
- Nerbitake printah maca memori kanggo maca maneh data saka memori on-chip.
- Mbandhingake data sing diwaca karo data sing ditulis. Yen padha cocog, count test iki minangka Pass.
- Baleni Langkah 1, 2 lan 3 kanggo 10 iterasi.
Tulis memori pisanan njupuk Panggonan watara 219 kita. Iku ngiring dening memori diwaca ing antarmuka Avalon-ST RX saka P-kothak IP Hard kanggo PCIe. TLP Completion katon sakcepete sawise panjalukan maca memori ing antarmuka Avalon-ST TX.
2.3.1.3. Desain SR-IOV Examping Testbench
Tokoh ing ngisor iki nuduhake ex desain SR-IOVamphirarki desain simulasi. Tes kanggo desain SR-IOV example ditindakake kanthi tugas sing diarani sriov_test,
kang ditetepake ing altpcietb_bfm_cfbp.sv.
Gambar 18. Desain SR-IOV ExampHierarki Desain Simulasi
Testbench SR-IOV ndhukung nganti rong Fungsi Fisik (PF) lan 32 Fungsi Virtual (VF) saben PF.
Testbench diwiwiti kanthi latihan link lan banjur ngakses ruang konfigurasi IP kanggo enumerasi. Sawise iku, nindakake langkah-langkah ing ngisor iki:
- Kirimi panjalukan nulis memori kanggo PF ngiring dening panjalukan maca memori kanggo maca maneh data padha kanggo comparison. Yen data diwaca cocog karo data nulis, iku
a Pass. Test iki dileksanakake dening tugas disebut my_test (ditetepake ing altpcietb_bfm_cfbp.v). Tes iki diulang kaping pindho kanggo saben PF. - Kirimi panjalukan nulis memori menyang VF ngiring dening panjalukan maca memori kanggo maca maneh data sing padha kanggo comparison. Yen data diwaca cocog karo data nulis, iku
a Pass. Test iki dileksanakake dening tugas disebut cfbp_target_test (ditetepake ing altpcietb_bfm_cfbp.v). Tes iki diulang kanggo saben VF.
Nulis memori pisanan njupuk Panggonan watara 263 kita. Iku ngiring dening memori diwaca ing antarmuka Avalon-ST RX saka PF0 saka P-tile Hard IP kanggo PCIe. TLP Completion katon sakcepete sawise panjalukan maca memori ing antarmuka Avalon-ST TX.
2.4. Nyusun Desain Example
- Navigasi menyang /intel_pcie_ptile_ast_0_example_design/ lan mbukak pcie_ed.qpf.
- Yen sampeyan milih salah siji saka loro kit pembangunan ing ngisor iki, setelan-related VID kalebu ing .qsf file saka desain kui example, lan sampeyan ora kudu nambah kanthi manual. Elinga yen setelan iki khusus papan.
• Intel Stratix 10 DX P-Tile ES1 kit pangembangan FPGA
• Intel Stratix 10 DX P-Tile Production FPGA kit pangembangan
• Intel Agilex F-Series P-Tile ES0 FPGA kit pangembangan - Ing menu Processing, pilih Start Compilation.
2.5. Nginstal Driver Linux Kernel
Sadurunge sampeyan bisa nyoba desain exampIng hardware, sampeyan kudu nginstal kernel Linux
sopir. Sampeyan bisa nggunakake driver iki kanggo nindakake tes ing ngisor iki:
• A test link PCIe sing nindakake 100 nulis lan maca
• papan memori DWORD
maca lan nulis
• Konfigurasi Space DWORD maca lan nulis
(1)
Kajaba iku, sampeyan bisa nggunakake driver kanggo ngganti nilai paramèter ing ngisor iki:
• BAR digunakake
• Piranti sing dipilih (kanthi nemtokake nomer bus, piranti lan fungsi (BDF) kanggo
piranti)
Rampungake langkah-langkah ing ngisor iki kanggo nginstal driver kernel:
- Navigasi menyang ./software/kernel/linux ing ngisor exampdirektori generasi desain.
- Ngganti ijin kanggo nginstal, mbukak, lan mbongkar files:
$ chmod 777 nginstal mbukak unload - Instal driver:
$ sudo ./install - Verifikasi instalasi driver:
$ lsmod | grep intel_fpga_pcie_drv
asil samesthine:
intel_fpga_pcie_drv 17792 0 - Verifikasi yen Linux ngerteni desain PCIe eksample:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Cathetan: Yen sampeyan wis ngganti ID Vendor, ngganti ID Vendor anyar kanggo Intel
ID Vendor ing printah iki.
asil samesthine:
Pembalap kernel digunakake: intel_fpga_pcie_drv
2.6. Mlaku Desain Example
Punika operasi test sampeyan bisa nindakake ing P-Tile Avalon-ST PCIe desain examples:
- Saindhenging pandhuan pangguna iki, tembung istilah, DWORD lan QWORD duwe makna sing padha ing PCI Express Base Specification. Tembung 16 bit, DWORD 32 bit, lan QWORD 64 bit.
Tabel 2. Operasi Test Didhukung dening P-Tile Avalon-ST PCIe Design Examples
| Operasi | Dibutuhake BAR | Didhukung dening P-Tile Avalon-ST PCIe Design Example |
| 0: Test link - 100 nulis lan maca | 0 | ya wis |
| 1: Nulis papan memori | 0 | ya wis |
| 2: Maca papan memori | 0 | ya wis |
| 3: Nulis spasi konfigurasi | N/A | ya wis |
| 4: Maca papan konfigurasi | N/A | ya wis |
| 5: Ngganti BAR | N/A | ya wis |
| 6: Ngganti piranti | N/A | ya wis |
| 7: Aktifake SR-IOV | N/A | Ya (*) |
| 8: Apa tes link kanggo saben fungsi virtual sing diaktifake saka piranti saiki | N/A | Ya (*) |
| 9: Nindakake DMA | N/A | Ora |
| 10: Mungkasi program | N/A | ya wis |
Cathetan: (*) Operasi tes iki mung kasedhiya nalika desain SR-IOV example dipilih.
2.6.1. Nglakokake PIO Design Example
- Navigasi menyang ./software/user/example miturut desain exampdirektori le.
- Nggawe desain exampaplikasi:
$gawe - Jalanake tes:
$ sudo ./intel_fpga_pcie_link_test
Sampeyan bisa mbukak tes link Intel FPGA IP PCIe ing mode manual utawa otomatis. Pilih saka:
• Ing mode otomatis, aplikasi kanthi otomatis milih piranti. Tes kasebut milih piranti Intel PCIe kanthi BDF paling murah kanthi cocog karo ID Vendor.
Test uga milih BAR paling kasedhiya.
• Ing mode manual, test takon sampeyan bis, piranti, lan nomer fungsi lan BAR.
Kanggo Intel Stratix 10 DX utawa Intel Agilex Development Kit, sampeyan bisa nemtokake
BDF kanthi ngetik printah ing ngisor iki:
$ lspci -d 1172:
4. Punika sampTranskrip kanggo mode otomatis lan manual:
Mode otomatis:
Mode manual:
Informasi sing gegandhengan
PCIe Link Inspektur Swaraview
Gunakake PCIe Link Inspektur kanggo ngawasi link ing Fisik, Link Data lan Lapisan Transaksi.
2.6.2. Mlaku SR-IOV Design Example
Mangkene langkah-langkah kanggo nyoba desain SR-IOV examping hardware:
- Jalanake tes link Intel FPGA IP PCIe kanthi mbukak sudo ./
printah intel_fpga_pcie_link_test banjur pilih opsi 1:
Pilih piranti kanthi manual. - Ketik BDF saka fungsi fisik sing fungsi virtual diparengake.
- Ketik BAR "0" kanggo nerusake menyang menu test.
- Ketik pilihan 7 kanggo ngaktifake SR-IOV kanggo piranti saiki.
- Ketik nomer fungsi virtual sing bakal diaktifake kanggo piranti saiki.
- Ketik pilihan 8 kanggo nindakake tes link kanggo saben fungsi virtual sing diaktifake kanggo fungsi fisik. Aplikasi tes link bakal nindakake 100 nulis memori kanthi siji dword data saben banjur maca data maneh kanggo dipriksa. Aplikasi bakal nyithak jumlah fungsi virtual sing gagal tes link ing pungkasan tes.
7. Ing terminal anyar, mbukak lspci –d 1172: | grep -c "Altera" printah kanggo verifikasi enumerasi PFs lan VFs. Asil sing dikarepake yaiku jumlah saka jumlah fungsi fisik lan jumlah fungsi virtual.
P-tile Avalon Streaming IP kanggo Desain PCI Express
Example Arsip Pandhuan pangguna
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
ISO
9001:2015
Kadhaftar
Riwayat Revisi Dokumen kanggo Intel P-Tile Avalon
Streaming IP Hard kanggo PCIe Design Example Pandhuan pangguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Owah-owahan |
| 2021.10.04 | 21.3 | 6.0.0 | Ngganti konfigurasi sing didhukung kanggo desain SR-IOV example saka Gen3 x16 EP lan Gen4 x16 EP nganti Gen3 x8 EP lan Gen4 x8 EP ing Deskripsi Fungsional kanggo Desain Virtualisasi I/O Root Tunggal (SR-IOV)ampbagean le. Nambahake dhukungan kanggo Intel Stratix 10 DX P-tile Production FPGA Development Kit menyang Generating the Design Exampbagean le. |
| 2021.07.01 | 21.2 | 5.0.0 | Dibusak wangun gelombang simulasi kanggo ex desain PIO lan SR-IOVamples saka bagean Simulating Design Example. Nganyari printah kanggo nampilake BDF ing bagean kasebut Nglakokake PIO Design Example. |
| 2020.10.05 | 20.3 | 3.1.0 | Dibusak bagean Registers wiwit Avalon Streaming desain examples ora duwe ndhaftar kontrol. |
| 2020.07.10 | 20.2 | 3.0.0 | Nambahake bentuk gelombang simulasi, deskripsi kasus uji lan deskripsi asil tes kanggo desain eksamples. Added instruksi simulasi kanggo simulator ModelSim menyang Simulating Design Exampbagean le. |
| 2020.05.07 | 20.1 | 2.0.0 | Dianyari judhul document kanggo Intel FPGA P-Tile Avalon streaming IP kanggo PCI Express Design Example Pandhuan pangguna kanggo ketemu pedoman jeneng legal anyar. Nganyari printah simulasi mode interaktif VCS. |
| 2019.12.16 | 19.4 | 1.1.0 | Ditambahake desain SR-IOV exampgambarane. |
| 2019.11.13 | 19.3 | 1.0.0 | Ditambahake Gen4 x8 Endpoint lan Gen3 x8 Endpoint menyang dhaptar konfigurasi sing didhukung. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Rilis wiwitan. |
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
ISO
9001:2015
Kadhaftar
Versi Online
Kirimi Umpan Balik
Nomer Kode : 683038
UG-20234
Versi: 2021.10.04
Dokumen / Sumber Daya
 |
intel FPGA P-Tile Avalon Streaming IP kanggo PCI Express Design Example [pdf] Pandhuan pangguna FPGA P-Tile, Avalon Streaming IP kanggo PCI Express Design Example, FPGA P-Tile Avalon Streaming IP kanggo PCI Express Design Example, FPGA P-Tile Avalon Streaming IP |
