Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example

Pandhuan wiwitan cepet

Low Latency E-Tile 40G Ethernet Intel® FPGA IP inti nyedhiyakake testbench simulasi lan desain hardware example sing ndhukung kompilasi lan testing hardware. Nalika sampeyan nggawe desain example, editor parameter IP Intel Quartus® Prime kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware. Kajaba iku, sampeyan bisa ndownload desain hardware sing dikompilasi menyang kit pangembangan khusus piranti Intel kanggo tes interoperatif. IP FPGA Intel uga kalebu eks kompilasi mungample project sing bisa digunakake kanggo ngira cepet area inti IP lan wektu. Low Latency E-Tile 40G Ethernet Intel FPGA IP ndhukung desain exampgenerasi le karo sawetara saka sudhut paramèter. Nanging, desain examples ora nutupi kabeh bisa parameterizations Low Latency E-Tile 40G Ethernet Intel FPGA IP inti.

Langkah Pengembangan kanggo Desain Example

Informasi sing gegandhengan

• Low Latency E-Tile 40G Ethernet Intel FPGA IP User Guide
  Kanggo informasi rinci babagan Low Latency E-Tile 40G Ethernet IP.
• Low Latency E-Tile 40G Ethernet Intel FPGA IP Release Cathetan
  Cathetan Rilis IP dhaptar owah-owahan IP ing rilis tartamtu.

Nggawe Desain Example

tata cara

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

ExampTab Desain ing Low Latency E-Tile 40G Ethernet Parameter Editor
Pilih Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit kanggo ngasilake desain example kanggo piranti Intel Stratix® 10. Pilih Agilex F-series Transceiver-SoC Development Kit kanggo ngasilake desain example kanggo piranti Intel Agilex™.

Tindakake langkah iki kanggo generate desain hardware example lan testbench:

1. Ing piranti lunak Intel Quartus Prime Pro Edition, klik File ➤ Tuntunan Proyek Anyar
   kanggo nggawe project Intel Quartus Perdhana anyar, utawa File ➤ Open Project kanggo mbukak proyek piranti lunak Intel Quartus Prime sing wis ana. Wisaya njaluk sampeyan nemtokake kulawarga piranti lan piranti.
   Cathetan: Desain example overwrites pilihan karo piranti ing Papan target. Sampeyan nemtokake papan target saka menu desain examppilihan le ing Examptab Desain (Langkah 8).
2. Ing Katalog IP, goleki banjur pilih Low Latency E-Tile 40G Ethernet Intel FPGA IP. Jendhela Variasi IP Anyar katon.
3. Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter IP Intel Quartus Prime nyimpen setelan variasi IP ing file jenenge .ip.
4. Klik OK. Editor parameter IP katon.
5. Ing tab IP, nemtokake paramèter kanggo variasi inti IP sampeyan.
   Cathetan: Low Latency E-Tile 40G Ethernet Intel FPGA IP desain example ora simulasi kanthi bener lan ora bisa digunakake kanthi bener yen sampeyan nemtokake salah siji saka paramèter ing ngisor iki:
   1. Aktifake preamble pass-through diuripake
   2. Latensi siap disetel menyang nilai 3
   3. Aktifake selipan TX CRC dipateni
6. Ing Examptab Desain, ing Example Desain Files, aktifake opsi Simulasi kanggo ngasilake testbench, lan pilih pilihan Synthesis kanggo ngasilake desain mung kompilasi lan hardware.amples.
   Cathetan: Ing Examptab Desain, ing Format HDL Generated, mung Verilog HDL kasedhiya. Inti IP iki ora ndhukung VHDL.
7. Ing Target Development Kit pilih Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit utawa Agilex F-series Transceiver-SoC Development Kit.
   Cathetan: Kit pangembangan sing sampeyan pilih bakal nimpa pilihan piranti ing Langkah
   1. Piranti target Intel Stratix 10 E-tile yaiku 1SG280LU3F50E3VGS1.
   2. Target piranti Intel Agilex E-tile yaiku AGFB014R24A2E2VR0.
8. Klik Generate Examptombol Desain. Pilih ExampJendhela Direktori Desain katon.
9. Yen sampeyan pengin ngowahi desain examppath direktori utawa jeneng saka standar sing ditampilake (alt_e40c3_0_example_design), telusuri menyang path anyar lan ketik ex desain anyarampjeneng direktori (ample_dir>).
10. Klik OK.

Informasi sing gegandhengan

• Parameter inti IP
  Nyedhiyakake informasi luwih lengkap babagan ngatur inti IP sampeyan.
• Kit Pangembangan Integritas Sinyal Intel Stratix 10 E-Tile TX
• Kit Pangembangan FPGA Intel Agilex F-Series

Desain Examplan Parameter

Parameter ing ExampTab Desain Kab

Paramèter	Katrangan
Pilih Desain	Kasedhiya example designs kanggo setelan parameter IP. Nalika sampeyan milih desain saka perpustakaan Prasetel, lapangan iki nuduhake desain sing dipilih.
Example Desain Files	Ing files kanggo generate kanggo phase pembangunan beda. •    Simulasi- ngasilake sing perlu files kanggo simulating Exampngrancang. •    Sintesis- ngasilake sintesis files. Gunakake iki files kanggo ngumpulake desain ing piranti lunak Intel Quartus Prime Pro Edition kanggo testing hardware lan nindakake analisis wektu statis.
Ngasilake File Format	Format RTL files kanggo simulasi-Verilog utawa VHDL.
Pilih Papan	Didhukung hardware kanggo implementasine desain. Nalika sampeyan milih Papan pangembangan Intel, ing Piranti Target iku sing cocog karo piranti ing Development Kit. Yen menu iki ora kasedhiya, ora ana papan sing didhukung kanggo pilihan sing sampeyan pilih. Agilex F-seri Transceiver-SoC Development Kit: Opsi iki ngidini sampeyan nyoba ex desainample ing kit pangembangan Intel FPGA IP sing dipilih. Opsi iki kanthi otomatis milih Piranti Target saka AGFB014R24A2E2VR0. Yen revisi Papan wis kelas piranti beda, sampeyan bisa ngganti piranti target.
terus…

Paramèter	Katrangan
	Stratix 10 TX E-Tile Transceiver Sinyal Development Kit Development: Opsi iki ngidini sampeyan nyoba ex desainample ing kit pangembangan Intel FPGA IP sing dipilih. Opsi iki kanthi otomatis milih Piranti Target saka 1ST280EY2F55E2VG. Yen revisi Papan wis kelas piranti beda, sampeyan bisa ngganti piranti target. ora ana: Pilihan iki ora kalebu aspèk hardware kanggo ex desainample.

Struktur Direktori
The Low Latency E-Tile 40G Ethernet IP desain inti example file direktori ngemot ing ngisor iki kui files kanggo desain example.

Struktur Direktori kanggo Desain Dihasilake Example

• Simulasi files (testbench mung kanggo simulasi) dumunung ingample_dir>/misample_testbench.
• Kompilasi-mung example desain dumunung ingample_dir>/ compilation_test_design.
• Konfigurasi hardware lan tes files (desain hardware example) dumunung ingample_dir>/hardware_test_design

Direktori lan File Katrangan

File Jeneng	Katrangan
eth_ex_40g.qpf	Proyek Intel Quartus Prime file.
eth_ex_40g.qsf	Setelan proyek Intel Quartus Prime file.
terus…

File Jeneng	Katrangan
eth_ex_40g.sdc	Synopsys* Watesan Desain file. Sampeyan bisa nyalin lan ngowahi iki file kanggo dhewe Low Latency E-Tile 40G Ethernet Intel FPGA IP desain.
eth_ex_40g.srf	Aturan dipateni pesen proyek Intel Quartus Prime file.
eth_ex_40g.v	Desain Verilog HDL tingkat ndhuwur example file.
eth_ex_40g_clock.sdc	Watesan Desain Synopsys file kanggo jam.
umum/	Desain hardware exampndhukung files.
hwtest/main.tcl	Utama file kanggo ngakses System Console.

Simulating Design Examping Testbench
Sampeyan bisa ngumpulake lan simulasi desain kanthi mbukak script simulasi saka command prompt.

1. Ing command prompt, ganti direktori kerja dadiample_dir>/misample_testbench.
2. Jalanake skrip simulasi kanggo simulator sing didhukung pilihan sampeyan. Skrip nyusun lan mbukak testbench ing simulator

Pandhuan kanggo simulasi Testbench

Simulator	instruksi
ModelSim*	Ing baris printah, ketik vsim -do run_vsim.do. Yen luwih seneng simulasi tanpa nggawa serep ModelSim GUI, ketik vsim -c -do run_vsim.do. Cathetan: Simulator ModelSim-AE lan ModelSim-ASE ora bisa simulasi inti IP iki. Sampeyan kudu nggunakake simulator ModelSim liyane sing didhukung kayata ModelSim SE.
VCS*	Ing baris printah, ketik sh run_vcs.sh
VCS MX	Ing baris printah, ketik sh run_vcsmx.sh. Gunakake script iki nalika desain ngemot Verilog HDL lan System Verilog karo VHDL.
NCSim	Ing baris printah, ketik sh run_ncsim.sh
Xcelium *	Ing baris printah, ketik sh run_xcelium.sh

A simulasi sukses ends karo pesen ing ngisor iki: Simulasi Lulus. utawa Testbench lengkap. Sawise kasil rampung, sampeyan bisa nganalisa asil.

Kompilasi lan Konfigurasi Desain Examping Hardware
Editor parameter inti Intel FPGA IP ngijini sampeyan kanggo ngumpulake lan ngatur ex desainample ing kit pangembangan target

Kanggo ngumpulake lan ngatur desain examping hardware, tindakake langkah iki:

1. Bukak piranti lunak Intel Quartus Prime Pro Edition banjur pilih Processing ➤ Start Compilation kanggo ngumpulake desain.
2. Sawise sampeyan generate obyek SRAM file .sof, tindakake langkah iki kanggo program desain hardware examping piranti Intel:
   1. Pilih Tools ➤ Programmer.
   2. Pada Programmer, klik Hardware Setup.
   3. Pilih piranti pemrograman.
   4. Pilih lan tambahake papan Intel TX menyang sesi Intel Quartus Prime Pro Edition.
   5. Priksa manawa Mode disetel menyang JTAG.
   6. Pilih piranti Intel banjur klik Tambah Piranti. Programmer nampilake diagram blok sambungan antarane piranti ing papan sampeyan.
   7. Ing baris karo .sof Panjenengan, mriksa kothak kanggo .sof.
   8. Nguripake pilihan Program / Konfigurasi kanggo .sof.
   9. Klik Mulai.

Informasi sing gegandhengan

• Kompilasi Incremental kanggo Desain Hierarkis lan Berbasis Tim
• Pemrograman Piranti Intel FPGA

Ngganti Piranti Target ing Desain Hardware Example
Yen sampeyan wis milih Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit minangka piranti target, Low Latency E-Tile 40G Ethernet Intel FPGA IP inti ngasilake ex hardware.ample desain kanggo piranti target 1ST280EY2F55E2VG. Yen sampeyan wis milih Agilex F-series Transceiver-SoC Development Kit minangka piranti target, Low Latency E-Tile 40G Ethernet Intel FPGA IP inti ngasilake ex hardware.ample desain kanggo piranti target AGFB014R24A2E2VR0. Piranti target sing ditemtokake bisa uga beda karo piranti ing kit pangembangan sampeyan. Kanggo ngganti piranti target ing desain hardware example, tindakake langkah iki:

1. Bukak piranti lunak Intel Quartus Prime Pro Edition lan bukak proyek uji hardware file /hardware_test_design/eth_ex_40g.qpf.
2. Ing menu Tugas, klik Piranti. Kothak dialog Piranti katon.
3. Ing kothak dialog Piranti, pilih tabel piranti target adhedhasar E-tile sing cocog karo nomer bagean piranti ing kit pangembangan sampeyan. Deleng link kit pangembangan ing Intel websitus kanggo informasi luwih lengkap.
4. Pandhuan katon nalika sampeyan milih piranti, kaya sing ditampilake ing gambar ing ngisor iki. Pilih Ora kanggo ngreksa penugasan pin sing digawe lan tugas I/O.
   Intel Quartus Prime Prompt kanggo Pilihan Piranti
5. Nindakake kompilasi lengkap desain sampeyan.

Sampeyan saiki bisa nyoba desain ing hardware.

Informasi sing gegandhengan

• Kit Pangembangan Integritas Sinyal Intel Stratix 10 E-Tile TX
• Kit Pangembangan FPGA Intel Agilex F-Series

Nguji Desain IP E-Tile Low Latency 40G Ethernet Intel FPGA ing Hardware
Sawise sampeyan ngumpulake Low Latency E-Tile 40G Ethernet Intel FPGA IP inti desain example lan ngatur ing piranti Intel, sampeyan bisa nggunakake System Console kanggo program inti IP lan ndhaftar inti Native PHY IP sawijining ditempelake. Kanggo nguripake System Console lan nyoba desain hardware example, tindakake langkah iki:

1. Ing piranti lunak Intel Quartus Prime Pro Edition, pilih Tools ➤ System Debugging Tools ➤ System Console kanggo mbukak konsol sistem.
2. Ing panel Tcl Console, ketik cd hwtest kanggo ngganti direktori menyang /hardware_test_design/hwtest.
3. Ketik sumber main.tcl kanggo mbukak sambungan menyang file JTAG master.

Desain tambahan exampprintah kasedhiya kanggo program inti IP:

• chkphy_status: Nampilake frekuensi jam lan status kunci PHY.
• chkmac_stats: Nampilake nilai ing counters statistik MAC.
• clear_all_stats: Mbusak counter statistik inti IP.
• wiwitan_pkt_gen: Miwiti generator paket.
• stop_pkt_gen: Mungkasi generator paket.
• sys_reset_digital_analog: Ngreset sistem.
• loop_on: Ngaktifake loopback serial internal
• loop_off: Pateni loopback serial internal.
• reg_maca : Ngasilake nilai ndhaftar inti IP ing .
• reg_write : Nulis menyang ndhaftar inti IP ing alamat .

Tindakake prosedur test ing bagean Hardware Testing saka desain example lan mirsani asil test ing System Console.

Informasi sing gegandhengan
Nganalisis lan Debugging Designs karo System Console

Desain Example Katrangan

Desain 40G Ethernet adhedhasar E-tile example nduduhake fungsi Low Latency E-Tile 40G Ethernet Intel FPGA IP inti, karo antarmuka transceiver adhedhasar E-kothak tundhuk karo IEEE 802.3ba spesifikasi standar CAUI-4. Sampeyan bisa generate desain saka Examptab Desain ing Low Latency E-Tile 40G Ethernet Intel FPGA IP editor parameter.
Kanggo ngasilake desain exampDadi, sampeyan kudu nyetel nilai parameter kanggo variasi inti IP sing arep digawe ing produk pungkasan. Nggawe desain example nggawe salinan inti IP; testbench lan desain hardware example nggunakake variasi iki minangka DUT. Yen sampeyan ora nyetel nilai parameter kanggo DUT kanggo cocog karo nilai parameter ing produk pungkasan, desain example sampeyan generate ora ngleksanani variasi inti IP sing arep.

Cathetan:
Testbench nduduhake tes dhasar saka inti IP. Ora dimaksudake kanggo ngganti lingkungan verifikasi lengkap. Sampeyan kudu nindakake verifikasi luwih ekstensif dhewe Low Latency E-Tile 40G Ethernet Intel FPGA IP desain ing simulasi lan ing hardware.

Fitur

• Ndhukung inti 40G Ethernet MAC / PCS IP kanggo transceiver E-tile nggunakake piranti Intel Stratix 10 utawa Intel Agilex.
• Ndhukung preamble pass-through lan latihan link.
• Ngasilake desain example karo MAC stats counters fitur.
• Nyedhiyakake testbench lan script simulasi.

Persyaratan Hardware lan Piranti Lunak
Kanggo nyoba mantanampdesain, nggunakake hardware lan software ing ngisor iki:

• Piranti lunak Intel Quartus Prime Pro Edition
• Konsol Sistem
• ModelSim, VCS, VCS MX, NCSim, utawa Simulator Xcelium
• Kit Pengembangan Integritas Sinyal Intel Stratix 10 TX E-Tile Transceiver utawa Kit Pengembangan Transceiver-SoC Intel Agilex F-series

Deskripsi Fungsional
Bagean iki njlèntrèhaké inti 40G Ethernet MAC / PCS IP nggunakake piranti Intel ing transceiver adhedhasar E-kothak. Ing arah ngirim, MAC nampa pigura klien lan nglebokake inter-packet gap (IPG), preamble, wiwitan frame delimiter (SFD), padding, lan bit CRC sadurunge dikirim menyang PHY. PHY nyandi pigura MAC sing dibutuhake kanggo transmisi dipercaya liwat media menyang mburi remot. Ing arah nampa, PHY ngliwati pigura menyang MAC. MAC nampa pigura saka PHY, nindakake mriksa, ngudani metu CRC, preamble, lan SFD, lan pass liyane pigura kanggo klien.

Simulasi

Testbench ngirim lalu lintas liwat inti IP, olahraga sisih ngirim lan nampa sisih inti IP.

Low Latency E-Tile 40G Ethernet Design ExampDiagram Blok

Desain simulasi example test tingkat ndhuwur file punika basic_avl_tb_top.sv. Iki file nyedhiyakake clk_ref referensi jam 156.25 Mhz menyang PHY. Iku kalebu tugas kanggo ngirim lan nampa 10 paket.

Low Latency E-Tile 40G Ethernet Inti Testbench File Katrangan

File Jeneng	Katrangan
Testbench lan Simulasi Files
basic_avl_tb_top.sv	Testbench tingkat paling dhuwur file. Testbench instantiates DUT lan mbukak tugas Verilog HDL kanggo ngasilake lan nampa paket.
basic_avl_tb_top_nc.sv	Testbench tingkat paling dhuwur file kompatibel karo simulator NCSim.
basic_avl_tb_top_msim.sv	Testbench tingkat paling dhuwur file kompatibel karo simulator ModelSim.
Testbench Scripts
run_vsim.do	The Mentor Graphics * ModelSim script kanggo mbukak testbench.
run_vcs.sh	Skrip Synopsys VCS kanggo mbukak testbench.
terus…

File Jeneng	Katrangan
run_vcsmx.sh	Skrip Synopsys VCS MX (gabungan Verilog HDL lan System Verilog karo VHDL) kanggo mbukak testbench.
run_ncsim.sh	Skrip Cadence NCSim kanggo mbukak testbench.
run_xcelium.sh	Skrip Cadence Xcelium kanggo mbukak testbench.

Test run sing sukses nampilake output sing ngonfirmasi prilaku ing ngisor iki:

1. Nunggu jam RX mapan
2. Printing status PHY
3. Kirim 10 paket
4. Menerima 10 paket
5. Nampilake "Testbench rampung."

Ing ngisor iki sampOutput kasebut nggambarake uji coba simulasi sing sukses:

• # Nunggu keselarasan RX
• #RX meja dikunci
• #RX lane alignment dikunci
• #TX diaktifake
• #**Kirim Paket 1…
• #**Kirim Paket 2…
• #**Kirim Paket 3…
• #**Kirim Paket 4…
• #**Kirim Paket 5…
• #**Kirim Paket 6…
• #**Kirim Paket 7…
• #**Diterima Paket 1…
• #**Kirim Paket 8…
• #**Diterima Paket 2…
• #**Kirim Paket 9…
• #**Diterima Paket 3…
• #**Kirim Paket 10…
• #**Diterima Paket 4…
• #**Diterima Paket 5…
• #**Diterima Paket 6…
• #**Diterima Paket 7…
• #**Diterima Paket 8…
• #**Diterima Paket 9…
• #**Diterima Paket 10…

Informasi sing gegandhengan
Simulating Design Example Testbench ing kaca 7

Pengujian Hardware
Ing desain hardware example, sampeyan bisa program inti IP ing mode loopback serial internal lan generate lalu lintas ing sisih ngirim sing puteran bali liwat sisih nampa.

Low Latency E-Tile 40G Ethernet IP Hardware Design ExampDiagram Blok Tingkat Dhuwur

Desain hardware Ethernet E-Tile Low Latency 40G example kalebu komponen ing ngisor iki:

• Low Latency E-Tile 40G Ethernet Intel FPGA IP inti.
• Logika klien sing ngoordinasi pemrograman inti IP, lan nggawe paket lan mriksa.
• IOPLL ngasilake jam 100 MHz saka jam input 50 MHz menyang desain hardware example.
• JTAG controller sing komunikasi karo Intel System Console. Sampeyan komunikasi karo logika klien liwat System Console.

Tindakake prosedur ing link informasi sing kasedhiya kanggo nyoba ex desainample ing hardware sing dipilih.

Informasi sing gegandhengan

• Nguji Desain IP E-Tile Low Latency 40G Ethernet Intel FPGA ing Hardware ing kaca 9
• Nganalisis lan Debugging Designs karo System Console

Tes Loopback Internal
Jalanake langkah iki kanggo nindakake tes loopback internal:

1. Reset sistem.
   sys_reset_digital_analog
2. Tampilake frekuensi jam lan status PHY.
   chkphy_status
3. Nguripake tes loopback internal.
   loop_on
4. Tampilake frekuensi jam lan status PHY. rx_clk disetel kanggo 312.5 MHz lan
   rx_pcs_ready disetel dadi 1.
   chkphy_status
5. Miwiti generator paket.
   wiwitan_pkt_gen
6. Stop generator paket.
   stop_pkt_gen
7. Review jumlah paket sing dikirim lan ditampa.
   chkmac_stats
8. Tunyuk tes loopback internal.
   loop_off

Test Loopback njaba
Jalanake langkah-langkah iki kanggo nindakake tes loopback eksternal:

1. Reset sistem.
   sys_reset_digital_analog
2. Tampilake frekuensi jam lan status PHY. rx_clk disetel kanggo 312.5 MHz lan
   rx_pcs_ready disetel kanggo 1. chkphy_status
3. Miwiti generator paket.
   wiwitan_pkt_gen
4. Stop generator paket.
   stop_pkt_gen
5. Review jumlah paket sing dikirim lan ditampa.
   chkmac_stats

Low Latency E-Tile 40G Ethernet Design Example Register

Low Latency E-Tile 40G Ethernet Desain Hardware Example Register Peta
Dhaptar kisaran registrasi sing dipetakan memori kanggo desain hardware example. Sampeyan ngakses ndhaftar iki nganggo fungsi reg_read lan reg_write ing System Console.

Tembung Offset	Tipe Register
0x300-0x3FF	Daftar PHY
0x400-0x4FF	TX MAC ndhaftar
0x500-0x5FF	RX MAC ndhaftar
0x800-0x8FF	Register Counter Statistik - arah TX
0x900-0x9FF	Register Counter Statistik - arah RX
0x1000-1016	Register Klien Paket

Register Klien Paket
Sampeyan bisa ngatur Low Latency E-Tile 40G Ethernet desain hardware example dening program ndhaftar klien.

Addr	jeneng	bit	Katrangan	Nilai Reset HW	Akses
0x1008	Konfigurasi Ukuran Paket	[29:0]	Nemtokake ukuran paket ngirim ing bita. Bit iki duwe dependensi kanggo register PKT_GEN_TX_CTRL. • Bit [29:16]: Nemtokake watesan ndhuwur ukuran paket ing bita. Iki mung ditrapake kanggo mode tambahan. • Bit [13:0]: - Kanggo mode tetep, bit iki nemtokake ukuran paket ngirim ing bita. - Kanggo mode incremental, bit kasebut nemtokake bita tambahan kanggo paket.	0x25800040	RW
0x1009	Kontrol Nomer Paket	[31:0]	Nemtokake jumlah paket sing bakal dikirim saka generator paket.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: Reserved. • Bit [1]: Packet generator mateni bit. Setel bit iki menyang Nilai 1 kanggo mateni generator paket, lan ngreset menyang Nilai 0 kanggo nguripake generator paket. • Bit [2]: Reserved. • Bit [3]: Nduweni nilai 1 yen inti IP ing mode loopback MAC; nduweni nilai 0 yen klien paket nggunakake generator paket.	0x6	RW
terus…

Addr	jeneng	bit	Katrangan	Nilai Reset HW	Akses
			• Bit [5:4]: — 00: Mode acak — 01: Mode tetep — 10: Mode tambahan • Bit [6]: Setel bit iki kanggo 1 kanggo nggunakake 0x1009 register kanggo mateni generator paket adhedhasar nomer tetep paket kanggo ngirim. Yen ora, bit [1] saka register PKT_GEN_TX_CTRL digunakake kanggo mateni generator paket. • Bit [7]: - 1: Kanggo transmisi tanpa longkangan ing antarane paket. - 0: Kanggo transmisi karo longkangan acak ing antarane paket.
0x1011	Alamat tujuan luwih murah 32 bit	[31:0]	Alamat tujuan (32 bit ngisor)	0x56780ADD	RW
0x1012	Alamat tujuan ndhuwur 16 bit	[15:0]	Alamat tujuan (ndhuwur 16 bit)	0x1234	RW
0x1013	Alamat sumber ngisor 32 bit	[31:0]	Alamat sumber (32 bit ngisor)	0x43210ADD	RW
0x1014	Alamat sumber ndhuwur 16 bit	[15:0]	Alamat sumber (ndhuwur 16 bit)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC loopback ngreset. Setel menyang Nilai 1 kanggo ngreset ex desainamplan MAC loopback.	1'b0	RW

Informasi sing gegandhengan
Low Latency E-Tile 40G Ethernet Control lan Status Register Description Nggambaraké Low Latency E-Tile 40G Ethernet ndhaftar inti IP.

Desain ExampSinyal Antarmuka
Low Latency E-Tile 40G Ethernet testbench mandhiri lan ora mbutuhake sampeyan nyopir sinyal input.

Low Latency E-Tile 40G Ethernet Desain Hardware ExampSinyal Antarmuka

Sinyal	arah	Komentar
clk50	Input	Jam iki mimpin dening osilator Papan. • Drive ing 50 MHz ing Papan Intel Stratix 10. • Drive ing 100 MHz ing Papan Intel Agilex. Desain hardware example rute jam iki kanggo input saka IOPLL ing piranti lan configures IOPLL kanggo drive 100 MHz jam njero.
clk_ref	Input	Drive ing 156.25 MHz.
terus…

Sinyal	arah	Komentar
cpu_resetn	Input	Ngreset inti IP. Aktif kurang. Nyopir hard reset csr_reset_n global menyang inti IP.
tx_serial[3:0]	Output	Transceiver PHY output data serial.
rx_serial[3:0]	Input	Transceiver PHY input data serial.
user_led[7:0]	Output	Sinyal status. Desain hardware example nyambungake bit iki kanggo drive LED ing Papan target. Bit individu nggambarake nilai sinyal lan prilaku jam ing ngisor iki: • [0]: Sinyal reset utama menyang inti IP • [1]: Dipérang versi clk_ref • [2]: Dipérang versi clk50 • [3]: Dibagi versi jam status 100 MHz • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

Informasi sing gegandhengan
Antarmuka lan Katrangan Sinyal Nyedhiyakake katrangan rinci babagan sinyal inti IP E-Tile Low Latency 40G Ethernet lan antarmuka sing ana.

Low Latency E-Tile 40G Ethernet Intel FPGA IP Arsip
Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi Intel Quartus Prime	Versi IP inti	Pandhuan pangguna
20.1	19.1.0	Low Latency E-Tile 40G Ethernet Design Example Pandhuan pangguna

Sajarah Revisi Dokumen kanggo Low Latency E-tile 40G Ethernet Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2020.06.22	20.2	20.0.0	Dhukungan piranti ditambahake kanggo piranti Intel Agilex.
2020.04.13	20.1	19.1.0	Rilis dhisikan.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

Dokumen / Sumber Daya

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] Pandhuan pangguna Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Low Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, Desain IP Example

Referensi

• Manual pangguna