F-Tile DisplayPort FPGA IP Design Example
Pandhuan pangguna
F-Tile DisplayPort FPGA IP Design Example
Dianyari kanggo Intel® Quartus® Prime Design Suite: 22.2 Versi IP: 21.0.1
DisplayPort Intel FPGA IP Design Example Guide cepet wiwitan
Piranti DisplayPort Intel® F-tile nampilake testbench simulasi lan desain hardware sing ndhukung kompilasi lan testing hardware desain FPGA IP examples kanggo Intel Agilex™
DisplayPort Intel FPGA IP nawakake ex desain ing ngisor ikiamples:
- DisplayPort SST loopback paralel tanpa modul Pixel Clock Recovery (PCR).
- DisplayPort SST loopback podo karo AXIS Video Interface
Nalika sampeyan generate ex desainample, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware.
Gambar 1. Pangembangan Stages
Informasi sing gegandhengan
- Pandhuan Pangguna IP FPGA Intel DisplayPort
- Migrasi menyang Intel Quartus Prime Pro Edition
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.
ISO 9001:2015 Registered
1.1. Struktur Direktori
Gambar 2. Struktur Direktori
Tabel 1. Desain Example Komponen
| Folder | Files |
| rtl/inti | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((blok bangunan DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((blok bangunan DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Persyaratan Hardware lan Piranti Lunak
Intel nggunakake hardware lan piranti lunak ing ngisor iki kanggo nyoba ex desainample:
Hardware
- Kit Pangembangan Intel Agilex I-Series
- GPU Sumber DisplayPort
- Sink DisplayPort (Monitor)
- Revisi kertu putri Bitec DisplayPort FMC 8C
- Kabel DisplayPort
Piranti lunak
- Intel Quartus® Prime
- Synopsys* VCS Simulator
1.3. Nggawe Desain
Gunakake editor parameter DisplayPort Intel FPGA IP ing piranti lunak Intel Quartus Prime kanggo ngasilake ex desainample.
Gambar 3. Ngasilake Alur Desain
- Pilih Tools ➤ IP Catalog, banjur pilih Intel Agilex F-tile minangka kulawarga piranti target.
Cathetan: Desain example mung ndhukung piranti Intel Agilex F-tile. - Ing Katalog IP, temokake lan klik kaping pindho DisplayPort Intel FPGA IP. Jendhela Variasi IP Anyar katon.
- Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip.
- Pilih piranti Intel Agilex F-tile ing kolom Piranti, utawa tetep pilihan piranti lunak Intel Quartus Prime standar.
- Klik OK. Editor parameter katon.
- Ngatur paramèter sing dikarepake kanggo TX lan RX.
- Ing Design ExampIng tab, pilih DisplayPort SST Parallel Loopback Without PCR.
- Pilih Simulasi kanggo generate testbench, lan pilih Synthesis kanggo generate desain hardware example. Sampeyan kudu milih paling ora siji saka opsi iki kanggo generate ex desainample files. Yen sampeyan milih loro, wektu generasi dadi luwih suwe.
- Kanggo Target Development Kit, pilih Intel Agilex I-Series SOC Development Kit. Iki nyebabake piranti target sing dipilih ing langkah 4 diganti supaya cocog karo piranti ing kit pangembangan. Kanggo Kit Pengembangan SOC Intel Agilex I-Series, piranti standar yaiku AGIB027R31B1E2VR0.
- Klik Generate Examplan Desain.
1.4. Simulasi Desain
Desain DisplayPort Intel FPGA IP example testbench simulates desain loopback serial saka Kayata TX kanggo Kayata RX. Modul generator pola video internal nyopir conto DisplayPort TX lan output video conto RX nyambung menyang checkers CRC ing testbench.
Gambar 4. Alur Simulasi Desain
- Pindhah menyang folder simulator Synopsys banjur pilih VCS.
- Run skrip simulasi.
Sumber vcs_sim.sh - Skrip nindakake Quartus TLG, nyusun lan mbukak testbench ing simulator.
- Analisis asil.
A simulasi sukses ends karo Source lan Sink SRC comparison.
1.5. Nyusun lan Nguji Desain
Gambar 5. Nyusun lan Simulasi Rancangan
Kanggo ngumpulake lan mbukak test demonstrasi ing ex hardwareampdesain, tindakake langkah iki:
- Priksa hardware exampgenerasi desain le lengkap.
- Bukak piranti lunak Intel Quartus Prime Pro Edition lan bukak / quartus/agi_dp_demo.qpf.
- Klik Processing ➤ Start Compilation.
- Sawise kompilasi sukses, piranti lunak Intel Quartus Prime Pro Edition ngasilake .sof file ing direktori sing ditemtokake.
- Sambungake konektor DisplayPort RX ing kertu putri Bitec menyang sumber DisplayPort external, kayata kertu grafis ing PC.
- Sambungake konektor DisplayPort TX ing kertu putri Bitec menyang piranti sink DisplayPort, kayata video analyzer utawa monitor PC.
- Priksa manawa kabeh switch ing papan pangembangan ing posisi standar.
- Ngatur piranti Intel Agilex F-Tile milih ing Papan pembangunan nggunakake .sof kui file (Tools ➤ Programmer ).
- Piranti sink DisplayPort nampilake video sing digawe saka sumber video.
Informasi sing gegandhengan
Intel Agilex I-Series FPGA Development Kit Guide User/
1.5.1. Regenerasi ELF File
Kanthi gawan, ELF file kui nalika sampeyan generate desain dinamis example.
Nanging, ing sawetara kasus, sampeyan kudu regenerasi ELF file yen sampeyan ngowahi piranti lunak file utawa regenerate dp_core.qsys file. Regenerating dp_core.qsys file nganyari .sopcinfo file, sing mbutuhake sampeyan regenerasi ELF file.
- Menyang / piranti lunak lan ngowahi kode yen perlu.
- Menyang / script lan nglakokaké script mbangun ing ngisor iki: sumber build_sw.sh
• Ing Windows, goleki lan mbukak Nios II Command Shell. Ing Nios II Command Shell, pindhah menyang /script lan nglakokake sumber build_sw.sh.
Cathetan: Kanggo nglakokake skrip mbangun ing Windows 10, sistem sampeyan mbutuhake Windows Subsystems for Linux (WSL). Kanggo informasi luwih lengkap babagan langkah instalasi WSL, waca Nios II Software Developer Handbook.
• Ing Linux, bukak Platform Designer, lan bukak Tools ➤ Nios II Command Shell. Ing Nios II Command Shell, pindhah menyang /script lan nglakokake sumber build_sw.sh. - Priksa manawa .elf file digawe ing /software/ dp_demo.
- Download kui .elf file menyang FPGA tanpa recompile .sof file kanthi mbukak script ing ngisor iki: nios2-download /software/dp_demo/*.elf
- Pencet tombol reset ing papan FPGA supaya piranti lunak anyar bisa ditrapake.
1.6. DisplayPort Intel FPGA IP Design Examplan Parameter
Tabel 2. DisplayPort Intel FPGA IP Design Exampkendala QSF kanggo Intel Agilex Ftile Piranti
| Kendala QSF |
Katrangan |
| set_global_assignment -jeneng VERILOG_MACRO "__DISPLAYPORT_support__=1" |
Saka Quartus 22.2 terus, watesan QSF iki dibutuhake kanggo ngaktifake aliran DisplayPort custom SRC (Soft Reset Controller) |
Tabel 3. DisplayPort Intel FPGA IP Design Example Parameter kanggo Piranti Intel Agilex F-tile
| Paramèter | Nilai | Katrangan |
| Kasedhiya Design Example | ||
| Pilih Desain | •Ora ana •DisplayPort SST Parallel Loopback tanpa PCR • DisplayPort SST Parallel Loopback karo AXIS Video Interface |
Pilih design example kanggo kui. •Ora ana: Ora ana desain example kasedhiya kanggo pilihan parameter saiki. • DisplayPort SST Parallel Loopback tanpa PCR: Desain iki example nduduhake loopback podo saka DisplayPort sink kanggo sumber DisplayPort tanpa modul Recovery Jam piksel (PCR) nalika sampeyan nguripake parameter Aktifake Video Input Gambar Port. • DisplayPort SST Parallel Loopback karo AXIS Video Interface: Desain iki example nduduhake loopback podo saka DisplayPort sink kanggo sumber DisplayPort karo antarmuka AXIS Video nalika Aktifake Active Video Data Protocols disetel kanggo AXIS-VVP Full. |
| Desain Example Files | ||
| Simulasi | Urip, Pateni | Nguripake pilihan iki kanggo generate perlu files kanggo testbench simulasi. |
| Sintesis | Urip, Pateni | Nguripake pilihan iki kanggo generate perlu files kanggo kompilasi Intel Quartus Prime lan desain hardware. |
| Format HDL sing digawe | ||
| Ngasilake File Format | Verilog, VHDL | Pilih format HDL disenengi kanggo ex desain kuiample filenyetel. Cathetan: Opsi iki mung nemtokake format kanggo IP tingkat paling dhuwur sing digawe files. Kabeh liyane files (misample testbenches lan tingkat ndhuwur files kanggo demonstrasi hardware) ana ing format Verilog HDL. |
| Kit Pangembangan Target | ||
| Pilih Papan | • Ora ana Development Kit •Intel Agilex I-Series Kit Pangembangan |
Pilih Papan kanggo desain diangkah example. |
| Paramèter | Nilai | Katrangan |
| • Ora Kit Pangembangan: Pilihan iki ora kalebu kabeh aspek hardware kanggo ex desainample. Inti P nyetel kabeh tugas pin menyang pin virtual. •Intel Agilex I-Series FPGA Development Kit: Opsi iki kanthi otomatis milih piranti target proyek sing cocog karo piranti ing kit pangembangan iki. Sampeyan bisa ngganti piranti target nggunakake parameter Ganti Piranti Target yen revisi papan sampeyan duwe varian piranti sing beda. Inti IP nyetel kabeh tugas pin miturut kit pangembangan. Cathetan: Desain Awal Example ora diverifikasi fungsional ing hardware ing release Quartus iki. •Custom Development Kit: Pilihan iki ngidini ex desainample kanggo dites ing kit pembangunan pihak katelu karo Intel FPGA. Sampeyan bisa uga kudu nyetel tugas pin dhewe. |
||
| Piranti Target | ||
| Ngganti Piranti Target | Urip, Pateni | Uripake pilihan iki banjur pilih varian piranti sing disenengi kanggo kit pangembangan. |
Desain Loopback Paralel Examples
Desain DisplayPort Intel FPGA IP examples nduduhake loopback podo saka Kayata DisplayPort RX kanggo Kayata DisplayPort TX tanpa modul Recovery Jam piksel (PCR).
Tabel 4. DisplayPort Intel FPGA IP Design Example kanggo Piranti Intel Agilex F-kothak
| Desain Example | sebutan | Data Rate | Mode Saluran | Tipe Loopback |
| DisplayPort SST loopback paralel tanpa PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Simpleks | Paralel tanpa PCR |
| DisplayPort SST loopback podo karo AXIS Video Interface | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Simpleks | Paralel karo Antarmuka Video AXIS |
2.1. Intel Agilex F-tile DisplayPort SST Desain Loopback Paralel Fitur
Desain loopback paralel SST examples nduduhake transmisi stream video siji saka DisplayPort sink kanggo sumber DisplayPort.
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
ISO 9001:2015 Registered
Figure 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tanpa PCR
- Ing varian iki, parameter sumber DisplayPort, TX_SUPPORT_IM_ENABLE, diuripake lan antarmuka gambar video digunakake.
- Sink DisplayPort nampa streaming video lan utawa audio saka sumber video eksternal kayata GPU lan decode menyang antarmuka video paralel.
- Output video sink DisplayPort langsung nyopir antarmuka video sumber DisplayPort lan ngodhe menyang link utama DisplayPort sadurunge ngirim menyang monitor.
- IOPLL nyopir sink DisplayPort lan jam video sumber kanthi frekuensi tetep.
- Yen DisplayPort sink lan parameter MAX_LINK_RATE sumber dikonfigurasi kanggo HBR3 lan PIXELS_PER_CLOCK dikonfigurasi kanggo kotak, jam video mlaku ing 300 MHz kanggo ndhukung 8Kp30 tingkat piksel (1188/4 = 297 MHz).
Gambar 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback karo Video AXIS Antarmuka
- Ing varian iki, sumber DisplayPort lan parameter sink, pilih AXIS-VVP FULL ing AKTIF PROTOKOL DATA VIDEO AKTIF kanggo ngaktifake Antarmuka Data Video Axis.
- Sink DisplayPort nampa streaming video lan utawa audio saka sumber video eksternal kayata GPU lan decode menyang antarmuka video paralel.
- DisplayPort Sink ngowahi stream data video menyang data video sumbu lan drive antarmuka data video sumbu sumber DisplayPort liwat VVP Video Frame Buffer. Sumber DisplayPort ngowahi data video sumbu menyang pranala utama DisplayPort sadurunge ngirim menyang monitor.
- Ing varian desain iki, ana telung jam video utama, yaiku rx/tx_axi4s_clk, rx_vid_clk, lan tx_vid_clk. axi4s_clk mlaku ing 300 MHz kanggo loro modul AXIS ing Source lan Sink. rx_vid_clk nganggo pipo Video SinkDP ing 300 MHz (kanggo ndhukung resolusi nganti 8Kp30 4PIP), dene tx_vid_clk nganggo pipa Video Sumber DP ing frekuensi Jam Piksel sing nyata (dibagi dening PIP).
- Varian desain iki otomatis ngatur frekuensi tx_vid_clk liwat program I2C menyang SI5391B OSC ing papan nalika desain ndeteksi switch ing resolusi.
- Varian desain iki mung nuduhake sawetara resolusi sing wis ditemtokake ing piranti lunak DisplayPort, yaiku:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Skema Jam
Skema clocking nggambarake domain jam ing DisplayPort Intel FPGA IP desain example.
Figure 8. Intel Agilex F-tile DisplayPort Transceiver skema clocking
Tabel 5. Sinyal Skema Jam
| Jam ing diagram |
Katrangan |
| SysPLL refclk | Jam referensi F-tile System PLL sing bisa dadi frekuensi jam apa wae sing bisa dibagi dening Sistem PLL kanggo frekuensi output kasebut. Ing desain iki example, system_pll_clk_link lan rx / tx refclk_link nuduhake padha 150 MHz SysPLL refclk. |
| Jam ing diagram | Katrangan |
| Iku kudu jam mlaku free kang disambungake saka pin jam referensi transceiver darmabakti menyang port jam input saka Referensi lan Sistem PLL Jam IP, sadurunge nyambungake port output cocog kanggo DisplayPort Phy Top. Cathetan: Kanggo desain iki example, ngatur Jam Controller GUI Si5391A OUT6 kanggo 150 MHz. |
|
| sistem pll clk link | Frekuensi output PLL Sistem minimal kanggo ndhukung kabeh tingkat DisplayPort yaiku 320 MHz. Desain iki example nggunakake frekuensi output 900 MHz (paling dhuwur) supaya SysPLL refclk bisa dienggo bareng karo rx / tx refclk_link yaiku 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR lan Tx PLL Link refclk kang tetep kanggo 150 MHz kanggo ndhukung kabeh tingkat data DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Link Speed Clock kanggo jam DisplayPort IP inti. Frekuensi sing padha karo Data Rate dibagi kanthi jembar data paralel. Example: Frekuensi = data rate / jembar data = 8.1G (HBR3) / 40 bit = 202.5 MHz |
2.3. Simulasi Testbench
Testbench simulasi simulates DisplayPort TX serial loopback kanggo RX.
Gambar 9. DisplayPort Intel FPGA IP Simplex Mode Simulasi Testbench Diagram Blok
Tabel 6. Komponen Testbench
| Komponen | Katrangan |
| Generator Pola Video | Generator iki ngasilake pola garis warna sing bisa dikonfigurasi. Sampeyan bisa nemtokake wektu format video. |
| Kontrol Testbench | Blok iki ngontrol urutan tes simulasi lan ngasilake sinyal rangsangan sing dibutuhake kanggo inti TX. Blok kontrol testbench uga maca nilai CRC saka sumber lan sink kanggo mbandhingake. |
| RX Link Speed Clock Frequency Checker | Pemeriksa iki verifikasi yen transceiver RX mbalekake frekuensi jam cocog karo tingkat data sing dikarepake. |
| TX Link Speed Clock Frequency Checker | Pemeriksa iki verifikasi yen transceiver TX mbalekake frekuensi jam cocog karo tingkat data sing dikarepake. |
Testbench simulasi nindakake verifikasi ing ngisor iki:
Tabel 7. Verifikasi Testbench
| Kriteria Tes |
Verifikasi |
| • Link Training ing Data Rate HBR3 • Waca ndhaftar DPCD kanggo mriksa yen Status DP nyetel lan ngukur frekuensi TX lan RX Link Speed. |
Integrasi Pemeriksa Frekuensi kanggo ngukur Kacepetan Link output frekuensi jam saka TX lan RX transceiver. |
| • Run pola video saka TX kanggo RX. • Verifikasi CRC kanggo loro sumber lan sink kanggo mriksa yen padha cocog |
• Nyambungake generator pola video menyang Sumber DisplayPort kanggo ngasilake pola video. • Kontrol Testbench sabanjuré maca metu loro Source lan Sink CRC saka DPTX lan DPRX ndhaftar lan mbandhingaké kanggo mesthekake yen nilai CRC padha identik. Cathetan: Kanggo mesthekake CRC diwilang, sampeyan kudu ngaktifake parameter otomatisasi tes Dhukungan CTS. |
Riwayat Revisi Dokumen kanggo F-Tile DisplayPort Intel FPGA IP Design Example Pandhuan pangguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Owah-owahan |
| 2022.09.02 | 22. | 20.0.1 | • Judhul dokumen diganti saka DisplayPort Intel Agilex F-Tile FPGA IP Design Example Pandhuan pangguna kanggo F-Tile DisplayPort Intel FPGA IP Design Example Pandhuan pangguna. •Aktifake AXIS Video Design Example varian. • Dibusak desain Statis Rate lan diganti karo Multi Rate Design Example. • Dibusak cathetan ing DisplayPort Intel FPGA IP Design Example Quick Start Guide sing ngandika Intel Quartus Prime 21.4 versi lunak mung ndhukung Preliminary Design Examples. •Ganti tokoh Struktur Direktori kanthi tokoh sing bener. • Added bagean Regenerating ELF File ing Compiling lan Testing Desain. • Nganyari bagean Hardware lan Software Requirements kanggo kalebu hardware tambahan syarat. |
| 2021.12.13 | 21. | 20.0.0 | Rilis wiwitan. |
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
* Jeneng lan merek liyane bisa diklaim minangka properti wong liya.
ISO 9001:2015 Registered
Versi Online
Kirimi Umpan Balik
UG-20347
Nomer Kode : 709308
Versi: 2022.09.02
Dokumen / Sumber Daya
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdf] Pandhuan pangguna F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, Desain IP Example, UG-20347, 709308 |
