intel HDMI PHY FPGA IP Design Example Pandhuan pangguna

Desain HDMI PHY Intel® FPGA IP example kanggo piranti Intel Arria® 10 nduweni desain transmisi ulang HDMI 2.0 RX-TX sing ndhukung kompilasi lan testing hardware.
Nalika sampeyan generate ex desainample, editor parameter kanthi otomatis nggawe files perlu kanggo simulasi, ngumpulake, lan nyoba desain ing hardware.

Gambar 1. Langkah Pengembangan

Informasi sing gegandhengan
HDMI PHY Intel FPGA IP User Guide

Nggawe Desain

Gunakake editor parameter HDMI PHY Intel FPGA IP ing piranti lunak Intel Quartus® Prime kanggo ngasilake ex desainamples.

Gambar 2. Ngasilake Alur Desain

Gawe proyek sing nargetake kulawarga piranti Intel Arria 10 lan pilih piranti sing dikarepake.

Ing Katalog IP, temokake lan klik kaping pindho Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (utawa HDMI RX PHY Intel FPGA IP). Jendhela Varian IP Anyar utawa Variasi IP Anyar katon.
Nemtokake jeneng tingkat paling dhuwur kanggo variasi IP khusus sampeyan. Editor parameter nyimpen setelan variasi IP ing a file jenenge .ip utawa .qsys.

Klik OK. Editor parameter katon.
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang Intel
Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan.
Jeneng lan merek liyane bisa diklaim minangka properti wong liya.
Ing Design ExampIng tab, pilih Arria 10 HDMI RX-TX Retransmit.

Pilih Simulasi kanggo generate testbench, lan pilih Synthesis kanggo generate desain hardware example.
Sampeyan kudu milih paling ora siji saka opsi iki kanggo generate ex desainample files.
Yen sampeyan milih loro, wektu generasi luwih suwe.
Kanggo Generate File Format, pilih Verilog utawa VHDL.

Kanggo Target Development Kit, pilih Intel Arria 10 GX FPGA Development
Kit. Yen sampeyan milih kit pangembangan, piranti target diganti supaya cocog karo piranti ing papan target. Kanggo Intel Arria 10 GX FPGA Development Kit, piranti standar yaiku 10AX115S2F4I1SG.
Klik Generate Examplan Desain.

Nyusun lan Nguji Desain

Kanggo ngumpulake lan mbukak test demonstrasi ing ex hardwareampdesain, tindakake langkah iki:

Priksa hardware exampgenerasi desain le lengkap.

Bukak piranti lunak Intel Quartus Prime lan bukak .qpf file: /quartus/a10_hdmi2_demo.qpf
Klik Processing ➤ Start Compilation.

Sawise kompilasi sukses, a .sof file digawe ing kuartus / output_files direktori.
Sambungake kertu Putri Bitec HDMI 2.0 FMC Rev 11 menyang port FMC on-board B (J2).

Sambungake TX (P1) saka kertu putri Bitec FMC menyang sumber video external.
Sambungake RX (P2) saka kertu putri Bitec FMC menyang sink video external utawa analyzer video.

Priksa manawa kabeh switch ing papan pangembangan ing posisi standar.
Ngatur piranti Intel Arria 10 milih ing Papan pembangunan nggunakake .sof file (Tools ➤ Programmer).

Analisa kudu nampilake video sing digawe saka sumber kasebut. Nyusun lan Nguji Desain

Informasi sing gegandhengan
Intel Arria 10 FPGA Development Kit User Guide

HDMI PHY Intel FPGA IP Design Examplan Parameter

Tabel 1. HDMI PHY Intel FPGA IP Design Example Parameter kanggo Intel Arria 10
Piranti

Opsi iki mung kasedhiya kanggo piranti Intel Arria 10.

Paramèter	Nilai	Katrangan
Kasedhiya Design Example
Pilih Desain	Arria 10 HDMI RX-TX Retransmit	Pilih design example kanggo kui.

Desain Example Files
Simulasi	Urip, Pateni	Nguripake pilihan iki kanggo generate perlu files kanggo testbench simulasi.
Sintesis	Urip, Pateni	Nguripake pilihan iki kanggo generate perlu files kanggo kompilasi Intel Quartus Prime lan demonstrasi hardware.

Format HDL sing digawe
Ngasilake File Format	Verilog, VHDL	Pilih format HDL disenengi kanggo ex desain kuiample filenyetel. Cathetan: Opsi iki mung nemtokake format kanggo IP tingkat paling dhuwur sing digawe files. Kabeh liyane files (misample testbenches lan tingkat ndhuwur files kanggo demonstrasi hardware) ana ing format Verilog HDL.

Kit Pangembangan Target
Pilih Papan	Tanpa Development Kit,	Pilih Papan kanggo desain diangkah example.
	Arria 10 GX FPGA Development Kit, Kit Pangembangan Kustom	Ora Kit Pangembangan: Pilihan iki ora kalebu kabeh aspek hardware kanggo desain example. Inti IP nyetel kabeh tugas pin menyang pin virtual. Arria 10 GX FPGA Development Kit: Opsi iki kanthi otomatis milih piranti target proyek sing cocog karo piranti ing kit pangembangan iki. Sampeyan bisa ngganti piranti target nggunakake Ngganti Piranti Target parameter yen revisi papan sampeyan duwe varian piranti sing beda. Inti IP nyetel kabeh tugas pin miturut kit pangembangan.
		Custom Development Kit: Opsi iki ngidini ex desainample kanggo dites ing kit pembangunan pihak katelu karo Intel FPGA. Sampeyan bisa uga kudu nyetel tugas pin dhewe.

Piranti Target
Ngganti Piranti Target	Urip, Pateni	Uripake pilihan iki banjur pilih varian piranti sing disenengi kanggo kit pangembangan.

Desain HDMI 2.0 PHY Example

Desain HDMI PHY Intel FPGA IP example nduduhake siji HDMI Kayata loopback podo dumadi telung saluran RX lan papat saluran TX, operasi ing tingkat data nganti 6 Gbps.

Desain HDMI PHY Intel FPGA IP sing digawe example padha karo desain example kui ing HDMI Intel FPGA IP inti. Nanging, desain iki example nggunakake arbiter TX PHY, RX PHY, lan PHY anyar tinimbang RTL khusus ing desain inti HDMI Intel FPGA IP example.

Gambar 3. Desain HDMI 2.0 PHY Example

Modul	Katrangan
RX PHY	RX PHY mbalekake data HDMI serial lan ngirim iki menyang inti HDMI RX ing format paralel ing domain jam mbalekake (rx_clk [2:0]). Data kasebut decoded menyang video

Modul	Katrangan
	data bakal output liwat AXI4-stream video. RX PHY uga ngirim sinyal vid_clk lan ls_clk menyang inti HDMI RX liwat antarmuka PHY.
HDMI TX inti	Inti HDMI TX nampa data video stream AXI4 lan ngodhe iki menyang data paralel format HDMI. Inti HDMI TX ngirim data iki menyang TX PHY.
Inti HDMI RX	IP nampa data serial saka RX PHY lan nindakake alignment data, decoding saluran, dekoding TMDS, dekoding data tambahan, dekoding data video, dekoding data audio, lan descrambling.
TX PHY	Nampa lan serializes data podo saka inti HDMI TX lan output HDMI TMDS stream. TX PHY ngasilake tx_clk kanggo inti HDMI TX. TX PHY uga ngasilake vid_clk lan ls_clk lan ngirim sinyal kasebut menyang inti HDMI TX liwat antarmuka PHY.
IOPLL	Ngasilake 300 MHz AXI jam stream serial kanggo AXI4- antarmuka stream.
Master I2C	Kanggo ngatur macem-macem komponen PCB.

Persyaratan Hardware lan Piranti Lunak

Intel nggunakake hardware lan piranti lunak ing ngisor iki kanggo nyoba ex desainample.

Hardware

Intel Arria 10 GX FPGA Development Kit
Sumber HDMI (Graphics Processor Unit (GPU)
Sink HDMI (Monitor)
Kartu putri Bitec HDMI FMC 2.0 (Revisi 11)
Kabel HDMI

Piranti lunak

Intel Quartus Prime Pro Edition (kanggo tes hardware)
ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (Verilog HDL mung)/VCS MX, utawa Xcelium* Simulator paralel

Struktur Direktori

Direktori ngemot sing digawe file kanggo HDMI Intel FPGA IP desain example.

Gambar 4. Struktur Direktori kanggo Desain Example

Alur Urutan Reconfiguration

Gambar 5. Multi-rate Reconfiguration Sequence Flow

Tokoh nggambarake aliran urutan reconfiguration multi-tingkat controller nalika nampa stream data input lan frekuensi jam referensi, utawa nalika transceiver ora dikunci.

Sinyal Antarmuka

Tabel dhaptar sinyal kanggo HDMI PHY Intel FPGA IP desain example.

Tabel 3. Sinyal Top-Level

Sinyal	arah	Jembar	Katrangan
Sinyal Osilator On-board
clk_fpga_b3_p	Input	1	100 MHz free jam mlaku kanggo jam referensi inti
refclk_fmcb_p	Input	1	Jam referensi tarif tetep kanggo kalibrasi power-up saka transceiver. Iku 625 MHz minangka standar nanging bisa saka frekuensi sembarang

Tombol Push pangguna lan LED
cpu_resetn	Input	1	Reset global
pangguna_led_g	Output	2	Tampilan LED ijo

Pin Kartu Putri FMC HDMI ing Port B FMC
fmcb_gbtclk_m2c_p_0	Input	1	Jam HDMI RX TMDS
fmcb_dp_m2c_p	Input	3	HDMI RX saluran data abang, ijo, lan biru • Revisi kertu putri Bitec 11 — [0]: RX TMDS Saluran 1 (Ijo) — [1]: RX TMDS Saluran 2 (Abang) — [2]: RX TMDS Saluran 0 (Biru)
fmcb_dp_c2m_p	Output	4	Jam HDMI TX, saluran data abang, ijo, lan biru • Revisi kertu putri Bitec 11 — [0]: TX TMDS Saluran 2 (Abang) — [1]: TX TMDS Saluran 1 (Ijo) — [2]: Saluran TX TMDS 0 (Biru) — [3]: Saluran Jam TX TMDS
fmcb_la_rx_p_9	Input	1	HDMI RX + 5V daya ndeteksi
fmcb_la_rx_p_8	Input	1	HDMI RX hot plug ndeteksi
fmcb_la_rx_n_8	Input	1	HDMI RX I2C SDA kanggo DDC lan SCDC
fmcb_la_tx_p_10	Input	1	HDMI RX I2C SCL kanggo DDC lan SCDC
fmcb_la_tx_p_12	Input	1	HDMI TX hot plug ndeteksi
fmcb_la_tx_n_12	Input	1	HDMI I2C SDA kanggo DDC lan SCDC
fmcb_la_rx_p_10	Input	1	HDMI I2C SCL kanggo DDC lan SCDC
fmcb_la_tx_p_11	Input	1	HDMI I2C SDA kanggo kontrol redriver
fmcb_la_rx_n_9	Input	1	HDMI I2C SCL kanggo kontrol redriver

Skema Jam

Ing ngisor iki minangka skema jam saka desain HDMI PHY Intel FPGA IP example:

clk_fpga_b3_p punika 100 MHz tarif tetep jam kanggo mlaku prosesor NIOS lan fungsi kontrol. Yen frekuensi sing diwenehake bener, user_led_g [1] mateni saben detik.

refclk_fmcb_p minangka jam referensi tarif tetep kanggo kalibrasi power-up saka transceiver. Iku 625 MHz minangka standar nanging bisa saka frekuensi sembarang.
fmcb_gbtclk_m2c_p_0 minangka jam TMDS kanggo HDMI RX. Jam iki uga digunakake kanggo nyopir transceiver HDMI TX. Yen frekuensi sing diwenehake yaiku 148.5 MHz, pangguna_led_g [0] mateni saben detik.

Setup Hardware

Desain HDMI PHY Intel FPGA IP example punika HDMI 2.0b saged lan nindakake demo loop-liwat kanggo stream video HDMI standar.

Kanggo mbukak tes hardware, sambungake piranti sing nganggo HDMI kayata kertu grafis kanthi antarmuka HDMI menyang konektor HDMI RX ing kertu putri Bitec HDMI 2.0, sing ngarahake data menyang blok transceiver RX lan HDMI RX.

Sink HDMI decode port menyang stream video standar lan dikirim menyang inti Recovery jam.
Inti HDMI RX decode data video, tambahan, lan audio sing bakal digulung maneh liwat antarmuka stream AXI4 menyang inti HDMI TX.

Port sumber HDMI saka kertu putri FMC ngirimake gambar menyang monitor.
Pencet tombol cpu_resetn sapisan kanggo ngreset sistem.
Cathetan: Yen sampeyan pengin nggunakake papan pangembangan Intel FPGA liyane, sampeyan kudu ngganti tugas piranti lan tugas pin. Setelan analog transceiver dites kanggo kit pangembangan Intel Arria 10 FPGA lan kertu putri Bitec HDMI 2.0. Sampeyan bisa ngowahi setelan kanggo papan sampeyan dhewe.

Riwayat Revisi Dokumen kanggo HDMI PHY Intel
FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2022.07.20	22.2	1.0.0	Rilis wiwitan.

Dokumen / Sumber Daya

intel HDMI PHY FPGA IP Design Example [pdf] Pandhuan pangguna
HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, Desain IP Examplan, 732781

Referensi

Manual pangguna

Desain HDMI PHY ExampPandhuan Miwiti Cepet kanggo Piranti Intel® Arria® 10