intel Chip ID FPGA IP Cores

Saben Intel® FPGA sing didhukung nduweni ID chip 64-bit sing unik. Chip ID Intel FPGA IP intine ngijini sampeyan kanggo maca metu chip ID iki kanggo identifikasi piranti.

Informasi sing gegandhengan

• Pambuka kanggo Intel FPGA IP Cores
  • Nyedhiyakake informasi umum babagan kabeh inti IP FPGA Intel, kalebu parameterisasi, ngasilake, nganyarke, lan simulasi inti IP.
• Ngasilake Skrip Persiyapan Simulator Gabungan
  • Nggawe skrip simulasi sing ora mbutuhake nganyari manual kanggo piranti lunak utawa upgrade versi IP.

Dhukungan piranti

IP inti	Piranti sing Didhukung
Chip ID Intel Stratix® 10 FPGA IP inti	Intel Stratix 10
ID Chip unik Intel Arria® 10 FPGA IP inti	Intel Arria 10
ID Chip unik Intel Cyclone® 10 GX FPGA IP inti	Siklon Intel 10 GX
ID Chip unik Intel MAX® 10 FPGA IP	Intel MAX 10 Kab
ID Chip unik Intel FPGA IP inti	Stratix V Arria V Siklon V

Informasi sing gegandhengan

• ID Chip unik Intel MAX 10 FPGA IP inti

Chip ID Intel Stratix 10 FPGA IP inti

• Bagean iki njlèntrèhaké Chip ID Intel Stratix 10 FPGA IP inti.

Deskripsi Fungsional

Sinyal data_valid wiwit kurang ing negara wiwitan sing ora ana data sing diwaca saka piranti kasebut. Sawise dipakani pulsa dhuwur-kanggo-kurang kanggo port input readid, Chip ID Intel Stratix 10 FPGA IP maca ID chip unik. Sawise maca, inti IP negesake sinyal data_valid kanggo nunjukake yen nilai ID chip unik ing port output siap kanggo njupuk maneh. Operasi kasebut mung dibaleni nalika sampeyan ngreset inti IP. Port output chip_id [63:0] nahan nilai ID chip unik nganti sampeyan ngatur maneh piranti utawa ngreset inti IP.

Cathetan: Sampeyan ora bisa simulasi inti Chip ID IP amarga inti IP nampa respon ing data chip ID saka SDM. Kanggo validasi inti IP iki, Intel nyaranake sampeyan nindakake evaluasi hardware.

Pelabuhan

Gambar 1: Chip ID Intel Stratix 10 FPGA IP Core Ports

Tabel 2: Chip ID Intel Stratix 10 FPGA IP Core Ports Description

Pelabuhan	Aku/O	Ukuran (Bit)	Katrangan
kliru	Input	1	Feed sinyal jam kanggo pemblokiran ID chip. Frekuensi maksimal sing didhukung padha karo jam sistem sampeyan.
ngreset	Input	1	Reset sinkron sing ngreset inti IP. Kanggo ngreset inti IP, negesake sinyal reset dhuwur kanggo paling 10 siklus clkin.
data_valid	Output	1	Nuduhake yen ID chip unik siap kanggo njupuk. Yen sinyal kurang, inti IP ing negara wiwitan utawa ing proses kanggo mbukak data saka ID sekring. Sawise inti IP negesake sinyal, data siap kanggo njupuk ing chip_id [63..0] port output.
chip_id	Output	64	Nuduhake ID chip unik miturut lokasi ID sekring pamilike. Data kasebut mung sah sawise inti IP negesake sinyal data_valid. Nilai nalika power-up direset dadi 0. Port output chip_id [63:0] nahan nilai ID chip unik nganti sampeyan ngatur maneh piranti utawa ngreset inti IP.
diwaca	Input	1	Sinyal readid digunakake kanggo maca nilai ID saka piranti. Saben wektu sinyal ngganti nilai saka 1 kanggo 0, inti IP micu operasi ID diwaca. Sampeyan kudu nyopir sinyal menyang 0 nalika ora digunakake. Kanggo miwiti operasi ID maca, drive sinyal dhuwur kanggo paling 3 siklus jam, banjur tarik mudhun. IP inti wiwit maca Nilai saka ID chip.

Ngakses Chip ID Intel Stratix 10 FPGA IP liwat Signal Tap

Nalika sampeyan ngalih sinyal readid, Chip ID Intel Stratix 10 FPGA IP inti wiwit maca ID chip saka piranti Intel Stratix 10. Nalika ID chip wis siyap, inti Chip ID Intel Stratix 10 FPGA IP negesake sinyal data_valid lan mungkasi JTAG akses.

Cathetan: Ngidini wektu tundha sing padha karo tCD2UM sawise konfigurasi chip lengkap sadurunge nyoba maca ID chip unik. Deleng lembar data piranti kanggo nilai tCD2UM.

Ngreset ID Chip Intel Stratix 10 FPGA IP Core

Kanggo ngreset inti IP, sampeyan kudu negesake sinyal reset kanggo paling sepuluh siklus jam.

Cathetan

1. Kanggo piranti Intel Stratix 10, aja ngreset inti IP nganti paling tCD2UM sawise initialization chip lengkap. Deleng lembar data piranti kanggo nilai tCD2UM.
2. Kanggo pedoman instantiation inti IP, sampeyan kudu ngrujuk menyang bagean Intel Stratix 10 Reset Release IP ing Intel Stratix 10 Configuration User Guide.

Informasi sing gegandhengan

Pandhuan Pangguna Konfigurasi Intel Stratix 10

• Nyedhiyani informasi luwih lengkap babagan Intel Stratix 10 Reset Release IP.

Chip ID Intel FPGA IP Cores

Bagean iki nggambarake inti IP ing ngisor iki

• Unik Chip ID Intel Arria 10 FPGA IP inti
• ID Chip unik Intel Cyclone 10 GX FPGA IP inti
• ID Chip unik Intel FPGA IP inti

Deskripsi Fungsional

Sinyal data_valid wiwit kurang ing negara wiwitan sing ora ana data sing diwaca saka piranti kasebut. Sawise dipakani sinyal jam kanggo port input clkin, Chip ID Intel FPGA IP inti maca ID chip unik. Sawise maca, inti IP negesake sinyal data_valid kanggo nunjukake yen nilai ID chip unik ing port output siap kanggo njupuk maneh. Operasi kasebut mung dibaleni nalika sampeyan ngreset inti IP. Port output chip_id [63:0] nahan nilai ID chip unik nganti sampeyan ngatur maneh piranti utawa ngreset inti IP.

Cathetan: Intel Chip ID IP inti ora duwe model simulasi files. Kanggo validasi inti IP iki, Intel nyaranake sampeyan nindakake evaluasi hardware.

Gambar 2: Chip ID Intel FPGA IP Core Ports

Tabel 3: Chip ID Intel FPGA IP Core Ports Description

Pelabuhan	Aku/O	Ukuran (Bit)	Katrangan
kliru	Input	1	Feed sinyal jam kanggo pemblokiran ID chip. Frekuensi maksimum sing didhukung kaya ing ngisor iki: • Kanggo Intel Arria 10 lan Intel Cyclone 10 GX: 30 MHz. • Kanggo Intel MAX 10, Stratix V, Arria V lan Siklon V: 100 MHz.
ngreset	Input	1	Reset sinkron sing ngreset inti IP. Kanggo ngreset inti IP, negesake sinyal reset dhuwur kanggo paling 10 siklus clkin (1). Port output chip_id [63:0] nahan nilai ID chip unik nganti sampeyan ngatur maneh piranti utawa ngreset inti IP.
data_valid	Output	1	Nuduhake yen ID chip unik siap kanggo njupuk. Yen sinyal kurang, inti IP ing negara wiwitan utawa ing proses kanggo mbukak data saka ID sekring. Sawise inti IP negesake sinyal, data siap kanggo njupuk ing chip_id [63..0] port output.
chip_id	Output	64	Nuduhake ID chip unik miturut lokasi ID sekring pamilike. Data kasebut mung sah sawise inti IP negesake sinyal data_valid. Nilai nalika power-up direset dadi 0.

Ngakses ID Chip Unik Intel Arria 10 FPGA IP lan ID Chip Unik Intel Cyclone 10 GX FPGA IP liwat Tutul Sinyal

Cathetan: ID chip Intel Arria 10 lan Intel Cyclone 10 GX ora bisa diakses yen sampeyan duwe sistem utawa inti IP liyane sing ngakses JTAG bebarengan. Kanggo example, Signal Tap II Logic Analyzer, Transceiver Toolkit, sinyal utawa probe ing sistem, lan inti IP Controller SmartVID.

Nalika sampeyan ngalih sinyal reset, ID Chip Unik Intel Arria 10 FPGA IP lan Chip ID Unik Intel Cyclone 10 GX FPGA IP inti miwiti maca ID chip saka piranti Intel Arria 10 utawa Intel Cyclone 10 GX. Nalika ID chip wis siyap, ID Chip Unik Intel Arria 10 FPGA IP lan ID Chip Unik Intel Cyclone 10 GX FPGA IP inti negesake sinyal data_valid lan mungkasi JTAG akses.

Cathetan: Ngidini wektu tundha sing padha karo tCD2UM sawise konfigurasi chip lengkap sadurunge nyoba maca ID chip unik. Deleng lembar data piranti kanggo nilai tCD2UM.

Ngreset ID Chip Intel FPGA IP Core

Kanggo ngreset inti IP, sampeyan kudu negesake sinyal reset kanggo paling sepuluh siklus jam. Sawise sampeyan deassert sinyal reset, inti IP rereads ID chip unik saka blok ID sekring. Inti IP negesake sinyal data_valid sawise rampung operasi.

Cathetan: Kanggo piranti Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, lan Cyclone V, aja ngreset inti IP nganti paling tCD2UM sawise ikisialisasi chip lengkap. Deleng lembar data piranti kanggo nilai tCD2UM.

Chip ID Intel FPGA IP Cores Guide Archives

Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi IP inti	Pandhuan pangguna
18.1	Chip ID Intel FPGA IP Cores Guide pangguna
18.0	Chip ID Intel FPGA IP Cores Guide pangguna

Riwayat Revisi Dokumen kanggo Pandhuan Pangguna Intel FPGA IP Cores Chip ID

Versi Dokumen	Intel Quartus Kab® Versi Perdana	Owah-owahan
2022.09.26	20.3	Dibusak Praktek paling apik Manajemen Proyek pranala. Dianyari Deskripsi Fungsional ing Chip ID Intel Stratix 10 FPGA IP inti. Dianyari Deskripsi Fungsional ing Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Nganyari katrangan babagan clkin lan resetports ing Tabel: Chip ID Intel FPGA IP Core Ports Description kanggo kalebu rincian Intel MAX 10. Dianyari ing Ngreset ID Chip Intel FPGA IP Core bagean kanggo kalebu support kanggo piranti Intel MAX 10.
2019.05.17	19.1	Dianyari ing Ngreset ID Chip Intel Stratix 10 FPGA IP Core topik kanggo nambah cathetan kapindho babagan pedoman instantiation inti IP.
2019.02.19	18.1	Dhukungan ditambahake kanggo piranti Intel MAX 10 ing Inti IP lan Piranti sing Didhukung meja.
2018.12.24	18.1	Ditambahake ing Chip ID Intel FPGA IP Cores Guide Archives bagean.  Ngatur maneh dokumen kasebut kanggo nyedhiyakake rincian liyane babagan piranti sing didhukung.
2018.06.08	18.0	Dianyari gambaran port readid. Dianyari gambaran port reset.
2018.05.07	18.0	Added port readid kanggo Chip ID Intel Stratix 10 FPGA IP inti IP.

 

Tanggal	Versi	Owah-owahan
Desember 2017	2017.12.11	Judul dokumen sing dianyari saka Altera Unik Chip ID IP inti Pandhuan pangguna. Ditambahake Dhukungan piranti bagean.  Gabungan lan ditambahake informasi saka Altera Arria 10 Unik Chip ID IP inti Pandhuan pangguna lan Stratix 10 Unik Chip ID IP inti Pandhuan pangguna. Rebranding kanggo Intel. Dianyari Deskripsi Fungsional. Ditambahake dhukungan piranti Intel Cyclone 10 GX.
Mèi 2016	2016.05.02	Mbusak informasi inti IP standar lan nambah link menyang Quartus Prime Handbook. Cathetan sing dianyari babagan dhukungan piranti Arria 10.
September, 2014	2014.09.02	• judhul document dianyari kanggo nggambarake jeneng anyar "Altera Unik Chip ID" IP inti.

Tanggal	Versi	Owah-owahan
Agustus, 2014	2014.08.18	Langkah-langkah parameterisasi sing dianyari kanggo editor parameter lawas. Wigati ditambahake manawa inti IP iki ora ndhukung desain Arria 10.
Juni, 2014	2014.06.30	Informasi MegaWizard Plug-In Manager diganti karo Katalog IP. Nambahake informasi standar babagan nganyarke inti IP. Nambahake informasi instalasi lan lisensi standar. Mbusak informasi tingkat dhukungan piranti lawas. Dhukungan piranti inti IP saiki kasedhiya ing Katalog IP lan editor parameter.
September, 2013	2013.09.20	Dianyari kanggo reword "Entuk ID chip piranti FPGA" dadi "Entuk ID chip unik saka piranti FPGA"
Mei, 2013	1.0	Rilis wiwitan.

Kirimi Umpan Balik

Dokumen / Sumber Daya

intel Chip ID FPGA IP Cores [pdf] Pandhuan pangguna ID Chip FPGA IP Cores, Chip ID, FPGA IP Cores, IP Cores

Referensi

• Manual pangguna