Pandhuan Pangguna IP GPIO Intel® FPGA

---

Piranti Intel® Arria® 10 lan Intel® Cyclone® 10 GX

Dianyari kanggo Intel® Quartus® Prime Design Suite: 21.2
Versi IP: 20.0.0

Versi Online                                                               ID: 683136
Kirimi Umpan Balik             ug-altera_gpio            Versi: 2021.07.15

---

Inti IP GPIO Intel® FPGA ndhukung fitur lan komponen I/O (GPIO) tujuan umum. Sampeyan bisa nggunakake GPIO ing aplikasi umum sing ora spesifik kanggo transceiver, antarmuka memori, utawa LVDS.

Inti IP GPIO mung kasedhiya kanggo piranti Intel Arria® 10 lan Intel Cyclone® 10 GX. Yen sampeyan migrasi desain saka piranti Stratix® V, Arria V, utawa Cyclone V, sampeyan kudu migrasi inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, utawa ALTIOBUF.

Informasi sing gegandhengan

• Aliran Migrasi IP kanggo Piranti Arria V, Cyclone V, lan Stratix V ing kaca 22
• Intel Stratix 10 I/O Pandhuan Implementasi
  Nyedhiyakake pandhuan pangguna inti GPIOIP kanggo piranti Intel Stratix 10.
• Pambuka kanggo Intel FPGA IP Cores
  Nyedhiyakake informasi umum babagan kabeh inti IP FPGA Intel, kalebu parameterisasi, ngasilake, nganyarke, lan simulasi inti IP.
• Nggawe Versi-Independent IP lan Qsys Simulasi Scripts
  Nggawe skrip simulasi sing ora mbutuhake nganyari manual kanggo piranti lunak utawa upgrade versi IP.
• Praktek paling apik Manajemen Proyek
  Pandhuan kanggo manajemen efisien lan portabilitas proyek lan IP sampeyan files.
• GPIO Intel FPGA IP User Guide Archives ing kaca 24
  Nyedhiyani dhaptar pandhuan pangguna kanggo versi sadurungé saka inti IP GPIO.
• I/O Tingkat Data Ganda (ALTDDIO_IN, ALTDDIO_OUT, lan ALTDDIO_BIDIR) Pandhuan Pangguna Inti IP
• I/O Buffer (ALTIOBUF) Pandhuan Pangguna IP Core

Informasi Rilis kanggo GPIO Intel FPGA IP

Versi Intel FPGA IP cocog karo versi piranti lunak Intel Quartus® Prime Design Suite nganti v19.1. Miwiti ing piranti lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP duwe skema versi anyar.

---

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

ISO 9001:2015 Registered

Nomer versi Intel FPGA IP (XYZ) bisa diganti karo saben versi piranti lunak Intel Quartus Prime. Owah-owahan ing:

• X nuduhake revisi utama IP. Yen sampeyan nganyari piranti lunak Intel Quartus Prime, sampeyan kudu nggawe maneh IP.
• Y nuduhake IP kalebu fitur anyar. Gawe maneh IP sampeyan kanggo nyakup fitur-fitur anyar iki.
• Z nuduhake IP kalebu owah-owahan cilik. Gawe maneh IP sampeyan kanggo nyakup owah-owahan kasebut.

Tabel 1. Informasi Rilis Saiki GPIO Intel FPGA IP inti

Item	Katrangan
Versi IP	20.0.0
Versi Intel Quartus Prime	21.2
Tanggal Rilis	2021.06.23

GPIO Intel FPGA IP Fitur

Inti IP GPIO kalebu fitur kanggo ndhukung pamblokiran I/O piranti. Sampeyan bisa nggunakake editor parameter Intel Quartus Prime kanggo ngatur inti IP GPIO.

Inti IP GPIO nyedhiyakake komponen kasebut:

• Input / output tingkat data kaping pindho (DDIO) -komponen digital sing ngganda utawa nyuda tingkat data saluran komunikasi.
• Rantai tundha-konfigurasi rantai tundha kanggo nindakake wektu tundha tartamtu lan mbantu nutup wektu I/O.
• I/O buffers-sambungake bantalan kanggo FPGA.

GPIO Intel FPGA IP Data Paths

Gambar 1. Dhuwur-Tingkat View saka Single-Ended GPIO

Tabel 2. Mode Path Data Inti IP GPIO

Path Data	Mode Register
	Bypass	Register prasaja	DDR I/O
			Full-Rate	Setengah Rate
Input	Data dadi saka unsur tundha kanggo inti, bypassing kabeh tingkat data pindho I / Os (DDIOs).	DDIO tingkat lengkap beroperasi minangka registrasi prasaja, ngliwati DDIO setengah tingkat. Fitter milih arep ngemas register ing I / O utawa ngleksanakake register ing inti, gumantung ing wilayah lan wektu trade-offs.	DDIO tingkat lengkap beroperasi minangka DDIO biasa, ngliwati DDIO setengah tingkat.	DDIO tingkat lengkap beroperasi minangka DDIO biasa. DDIO setengah tingkat ngowahi data tingkat lengkap dadi data setengah tingkat.
Output	Data dadi saka inti langsung menyang unsur tundha, bypassing kabeh DDIOs.	DDIO tingkat lengkap beroperasi minangka registrasi prasaja, ngliwati DDIO setengah tingkat. Fitter milih arep ngemas register ing I / O utawa ngleksanakake register ing inti, gumantung ing wilayah lan wektu trade-offs.	DDIO tingkat lengkap beroperasi minangka DDIO biasa, ngliwati DDIO setengah tingkat.	DDIO tingkat lengkap beroperasi minangka DDIO biasa. DDIO setengah tingkat ngowahi data tingkat lengkap dadi data setengah tingkat.
Dwiarah	Buffer output drive loro pin output lan buffer input.	DDIO tingkat lengkap beroperasi minangka register prasaja. Buffer output drive loro pin output lan buffer input.	DDIO tingkat lengkap beroperasi minangka DDIO biasa. Buffer output drive loro pin output lan buffer input. Buffer input drive pesawat saka telung loncat karo muter awak-flops.	DDIO tingkat lengkap beroperasi minangka DDIO biasa. DDIO setengah tingkat ngowahi data tingkat lengkap dadi setengah tarif. Buffer output drive loro pin output lan buffer input. Buffer input drive pesawat saka telung loncat karo muter awak-flops.

Yen sampeyan nggunakake sinyal bening lan prasetel asinkron, kabeh DDIO nuduhake sinyal sing padha.

DDIO setengah tingkat lan full-rate nyambung menyang jam sing kapisah. Nalika sampeyan nggunakake DDIO setengah tingkat lan full-rate, jam full-rate kudu mlaku kaping pindho frekuensi setengah tarif. Sampeyan bisa nggunakake hubungan phase beda kanggo ketemu syarat wektu.

Informasi sing gegandhengan
Input lan Output Bus Bit Dhuwur lan Kurang ing kaca 12

Path Input

Pad ngirim data menyang buffer input, lan buffer input feed unsur tundha. Sawise data menyang output saka unsur wektu tundha, programmable lulus multiplexers milih fitur lan dalan kanggo nggunakake.Saben path input ngandhut loro stages saka DDIOs, sing full-rate lan setengah tarif.

Gambar 2. Sederhana View saka Single-Ended GPIO Input Path

1. Pad nampa data.
2. DDIO IN (1) njupuk data ing munggah lan Mudhun pinggiran ck_fr lan ngirim data, sinyal (A) lan (B) ing tokoh gelombang ing ngisor iki, ing tingkat data siji.
3. DDIO IN (2) lan DDIO IN (3) nyuda setengah tingkat data.
4. dout [3: 0] nampilake data minangka bis setengah tarif.

Gambar 3. Input Path Waveform ing Mode DDIO kanthi Konversi Setengah Tingkat

Ing tokoh iki, data dadi saka jam full-rate ing tingkat data pindho kanggo setengah-tingkat jam ing tingkat data siji. Tingkat data dipérang dadi papat lan ukuran bis tambah kanthi rasio sing padha. Total throughput liwat inti IP GPIO tetep ora owah.

Hubungan wektu nyata antarane sinyal beda bisa beda-beda gumantung saka desain tartamtu, wektu tundha, lan fase sing sampeyan pilih kanggo jam full-rate lan setengah-rate.

Cathetan: Inti IP GPIO ora ndhukung kalibrasi dinamis pin bidirectional. Kanggo aplikasi sing mbutuhake kalibrasi dinamis saka pin bidirectional, waca informasi sing gegandhengan.

Informasi sing gegandhengan

• PHY Lite kanggo Antarmuka Paralel Pandhuan Pangguna Intel FPGA IP Core: Intel Stratix 10, Intel Arria 10, lan Piranti Intel Cyclone 10 GX
  Nyedhiyani informasi luwih lengkap kanggo aplikasi sing mbutuhake OCT dinamis kanggo pin bidirectional.
• Output lan Output Aktifake Paths ing kaca 7

Output lan Output Aktifake Paths

Unsur tundha output ngirim data menyang pad liwat buffer output.

Saben path output ngemot rong stages saka DDIO, sing setengah tingkat lan tingkat lengkap.

Gambar 4. Sederhana View saka Single-Ended GPIO Output Path

Gambar 5. Output Path Waveform ing Mode DDIO karo Konversi Setengah-Tingkat

Gambar 6. Sederhana View saka Output Aktifake Path

Bentenipun antarane path output lan output ngaktifake (OE) path iku OE path ora ngemot full-rate DDIO. Kanggo ndhukung implementasi packed-register ing jalur OE, register prasaja beroperasi minangka DDIO tingkat lengkap. Kanggo alasan sing padha, mung siji DDIO setengah tingkat sing ana.

Path OE beroperasi ing telung mode dhasar ing ngisor iki:

• Bypass-inti ngirim data langsung menyang unsur tundha, bypassing kabeh DDIOs.
• Dikempalken Register-bypass setengah tarif DDIO.
• Output SDR ing setengah tarif-setengah DDIOs ngowahi data saka full-rate kanggo setengah-tingkat.

Cathetan: Inti IP GPIO ora ndhukung kalibrasi dinamis pin bidirectional. Kanggo aplikasi sing mbutuhake kalibrasi dinamis saka pin bidirectional, waca informasi sing gegandhengan.

Informasi sing gegandhengan

• PHY Lite kanggo Antarmuka Paralel Pandhuan Pangguna Intel FPGA IP Core: Intel Stratix 10, Intel Arria 10, lan Piranti Intel Cyclone 10 GX
  Nyedhiyani informasi luwih lengkap kanggo aplikasi sing mbutuhake OCT dinamis kanggo pin bidirectional.
• Path Input ing kaca 5

Sinyal Antarmuka IP GPIO Intel FPGA

Gumantung ing setelan parameter sampeyan nemtokake, sinyal antarmuka beda kasedhiya kanggo inti IP GPIO.

Gambar 7. Antarmuka Inti IP GPIO

Gambar 8. Sinyal Antarmuka GPIO

Tabel 3. Sinyal Antarmuka Pad

Antarmuka pad minangka sambungan fisik saka inti IP GPIO menyang pad. Antarmuka iki bisa dadi input, output utawa antarmuka bidirectional, gumantung saka konfigurasi inti IP. Ing tabel iki, SIZE minangka jembar data sing ditemtokake ing editor parameter inti IP.

Jeneng Sinyal	arah	Katrangan
pad_in[SIZE-1:0]	Input	Sinyal input saka pad.
pad_in_b[SIZE-1:0]	Input	Node negatif saka sinyal input diferensial saka pad. Port iki kasedhiya yen sampeyan nguripake Gunakake buffer diferensial pilihan.
pad_out[SIZE-1:0]	Output	Sinyal output menyang pad.
pad_out_b[SIZE-1:0]	Output	Node negatif saka sinyal output diferensial menyang pad. Port iki kasedhiya yen sampeyan nguripake Gunakake buffer diferensial pilihan.
pad_io[SIZE-1:0]	Dwiarah	Sambungan sinyal bidirectional karo pad.
pad_io_b[SIZE-1:0]	Dwiarah	Node negatif saka sambungan sinyal bidirectional diferensial karo pad. Port iki kasedhiya yen sampeyan nguripake Gunakake buffer diferensial pilihan.

Tabel 4. Sinyal Antarmuka Data

Antarmuka data minangka antarmuka input utawa output saka inti IP GPIO menyang inti FPGA. Ing tabel iki, SIZE minangka jembar data sing ditemtokake ing editor parameter inti IP.

Jeneng Sinyal	arah	Katrangan
din[SIZE_DATA-1:0]	Input	Input data saka inti FPGA ing mode output utawa bidirectional. DATA_SIZE gumantung ing mode registrasi: Bypass utawa ndhaftar prasaja—DATA_SIZE = SIZE DDIO tanpa logika setengah tingkat—DATA_SIZE = 2 × SIZE DDIO kanthi logika setengah tingkat-DATA_SIZE = 4 × SIZE
dout[SIZE_DATA-1:0]	Output	Output data menyang inti FPGA ing mode input utawa bidirectional, DATA_SIZE gumantung ing mode registrasi: Bypass utawa ndhaftar prasaja—DATA_SIZE = SIZE DDIO tanpa logika setengah tingkat—DATA_SIZE = 2 × SIZE DDIO kanthi logika setengah tingkat-DATA_SIZE = 4 × SIZE
sampeyan [OE_SIZE-1:0]	Input	input OE saka inti FPGA ing mode output karo Aktifake output ngaktifake port diuripake, utawa mode bidirectional. OE aktif dhuwur. Nalika ngirim data, nyetel sinyal iki kanggo 1. Nalika nampa data, nyetel sinyal iki kanggo 0. OE_SIZE gumantung ing mode register: Bypass utawa ndhaftar prasaja—DATA_SIZE = SIZE DDIO tanpa logika setengah tingkat—DATA_SIZE = SIZE DDIO kanthi logika setengah tingkat-DATA_SIZE = 2 × SIZE

Tabel 5. Sinyal Antarmuka Jam

Antarmuka jam minangka antarmuka jam input. Iku kasusun saka sinyal beda, gumantung ing konfigurasi. Inti IP GPIO bisa duwe input jam nol, siji, loro, utawa papat. Port jam katon beda ing konfigurasi sing beda kanggo nggambarake fungsi nyata sing ditindakake dening sinyal jam.

Jeneng Sinyal	arah	Katrangan
ck	Input	Ing jalur input lan output, jam iki feed ndhaftar dikempalken utawa DDIO yen sampeyan mateni Logika Half Rate paramèter. Ing mode bidirectional, jam iki minangka jam unik kanggo jalur input lan output yen sampeyan mateni Jam input / output sing kapisah paramèter.
ck_fr	Input	Ing jalur input lan output, jam iki nyedhiyakake DDIO tingkat lengkap lan setengah tingkat yen sampeyan nguripake Logika Half Rate paramèter. Ing mode bidirectional, jalur input lan output nggunakake jam kasebut yen sampeyan mateni Jam input / output sing kapisah paramèter.
ck_hr
ck_ing	Input	Ing mode bidirectional, jam kasebut menehi registrasi utawa DDIO sing dikemas ing jalur input lan output yen sampeyan nemtokake setelan kasebut: Pateni Logika Half Rate paramèter. Nguripake ing Jam input / output sing kapisah paramèter.
ck_out
ck_fr_in	Input	Ing mode bidirectional, jam iki menehi DDIOS tingkat lengkap lan setengah tingkat ing jalur input lan output yen sampeyan nemtokake setelan kasebut. Nguripake ing Logika Half Rate paramèter. Nguripake ing Jam input / output sing kapisah paramèter. Kanggo example, ck_fr_out feed DDIO full-rate ing path output.
ck_fr_out
ck_hr_in
ck_hr_out
cke	Input	Jam ngaktifake.

Tabel 6. Sinyal Antarmuka Terminasi

Antarmuka terminasi nyambungake inti IP GPIO menyang buffer I / O.

Jeneng Sinyal	arah	Katrangan
kontrol seri terminasi	Input	Input saka blok kontrol terminasi (OCT) menyang buffer. Iki nyetel nilai impedansi seri buffer.
kontrol paralleltermination	Input	Input saka blok kontrol terminasi (OCT) menyang buffer. Iki nyetel nilai impedansi paralel buffer.

Tabel 7. Reset Interface sinyal

Antarmuka reset nyambungake inti IP GPIO menyang DDIO.

Jeneng Sinyal	arah	Katrangan
sclr	Input	Input sing cetha sinkron. Ora kasedhiya yen sampeyan ngaktifake sset.
aclr	Input	Input bening asinkron. Aktif dhuwur. Ora kasedhiya yen sampeyan ngaktifake aset.
aset	Input	Input set asinkron. Aktif dhuwur. Ora kasedhiya yen sampeyan ngaktifake aclr.
sset	Input	Input set sinkron. Ora kasedhiya yen sampeyan ngaktifake sclr.

Informasi sing gegandhengan
Input lan Output Bus Bit Dhuwur lan Kurang ing kaca 12

Sinyal sing dienggo bareng

• Jalur input, output, lan OE nuduhake sinyal sing jelas lan prasetel sing padha.
• Output lan jalur OE nuduhake sinyal jam sing padha.

Data Bit-Order kanggo Antarmuka Data

Gambar 9. Konvensi Data Bit-Order

Tokoh iki nuduhake konvensi bit-order kanggo sinyal data din, dout lan oe.

• Yen nilai ukuran bus data SIZE, LSB ing posisi paling tengen.
• Yen nilai ukuran bus data 2 × SIZE, bis digawe saka rong tembung SIZE.
• Yen nilai ukuran bus data 4 × SIZE, bis digawe saka papat tembung SIZE.
• LSB ana ing posisi paling tengen saben tembung.
• Tembung paling tengen nemtokake tembung pisanan metu kanggo bus output lan tembung pisanan mlebu kanggo bus input.

Informasi sing gegandhengan
Path Input ing kaca 5

Input lan Output Bus Dhuwur lan Low Bit

Bit dhuwur lan kurang ing sinyal input utawa output kalebu ing bus input lan output din lan dout.

Input Bus

Kanggo bis din, yen datain_h lan datain_l minangka bit dhuwur lan kurang, kanthi jembar saben datain_width:

• datain_h = din[(2 × datain_width – 1):datain_width]
• datain_l = din[(datain_width – 1):0]

Kanggo example, kanggo din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Bus Output

Kanggo bis dout, yen dataout_h lan dataout_l minangka bit dhuwur lan kurang, kanthi jembar saben dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

Kanggo example, kanggo dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

Sinyal Antarmuka Data lan Jam sing cocog

Tabel 8. Sinyal Antarmuka Data lan Jam sing cocog

Jeneng Sinyal	Konfigurasi Parameter			jam
	Mode Register	Setengah Rate	Jam kapisah
din	Register prasaja DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_hr
	Register prasaja DDIO	Mati	On	ck_ing
	DDIO	On	On	ck_hr_in
dout oe	Register prasaja DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_hr
	Register prasaja DDIO	Mati	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Kabeh sinyal pad	Register prasaja DDIO	Mati	Mati	ck
	DDIO	On	Mati	ck_fr
	Register prasaja DDIO	Mati	On	Jalur input: ck_in Jalur output: ck_out
	DDIO	On	On	Jalur input: ck_fr_in Path output: ck_fr_out

Verifikasi Panggunaan Sumber Daya lan Kinerja Desain

Sampeyan bisa ndeleng laporan kompilasi Intel Quartus Prime kanggo entuk katrangan babagan panggunaan sumber daya lan kinerja desain sampeyan.

1. Ing menu, klik Pangolahan ➤ Miwiti Kompilasi kanggo mbukak kompilasi lengkap.
2. Sawise nyusun desain, klik Pangolahan ➤ Laporan Kompilasi.
3. Nggunakake Daftar Isi, navigasi menyang Fitter ➤ Bagian Sumber Daya.
   a. Kanggo view informasi panggunaan sumber daya, pilih Ringkesan Panggunaan Sumber Daya.
   b. Kanggo view informasi panggunaan sumber daya, pilih Pemanfaatan Sumber Daya dening Entitas.

GPIO Intel FPGA IP Parameter Setelan

Sampeyan bisa nyetel setelan parameter kanggo inti IP GPIO ing piranti lunak Intel Quartus Prime. Ana telung klompok opsi: Umum, panyangga, lan Ndhaptar.

Tabel 9. Parameter Inti IP GPIO - Umum

Paramèter	kahanan	Nilai sing diidini	Katrangan
Arah Data	—	Input Output  Bidir	Nemtokake arah data kanggo GPIO.
Jembar data	—	1 nganti 128	Nemtokake jembar data.
Gunakake jeneng port tingkat ndhuwur warisan	—	On Mati	Gunakake jeneng port sing padha kaya ing piranti Stratix V, Arria V, lan Cyclone V. Kanggo example, dout dadi dataout_h lan dataout_l, lan din dadi datain_h lan datain_l. Cathetan: Prilaku port kasebut beda karo piranti Stratix V, Arria V, lan Cyclone V. Kanggo pedoman migrasi, deleng informasi sing gegandhengan.

Tabel 10. GPIO IP inti Parameter - Buffer

Paramèter	kahanan	Nilai sing diidini	Katrangan
Gunakake buffer diferensial	—	On  Mati	Yen diuripake, mbisakake buffer I/O diferensial.
Gunakake buffer diferensial pseudo	Arah Data = Output Gunakake buffer diferensial = On	On  Mati	Yen diuripake ing mode output, mbisakake pseudo diferensial output buffer. Opsi iki diaktifake kanthi otomatis kanggo mode bidirectional yen sampeyan nguripake Gunakake buffer diferensial.
Gunakake sirkuit bus-hold	Arah Data = Input utawa Bidir Gunakake buffer diferensial = Off	On  Mati	Yen diuripake, bis terus circuitry bisa weakly nahan sinyal ing I / O pin ing negara pungkasan-mimpin ngendi negara output buffer bakal 1 utawa 0 nanging ora dhuwur-impedansi.
Gunakake output saluran mbukak	Arah Data = Output utawa Bidir Gunakake buffer diferensial = Off	On  Mati	Yen diuripake, output saluran mbukak mbisakake piranti menehi sinyal kontrol tingkat sistem kayata interrupt and write enable signals sing bisa ditegesake dening sawetara piranti ing sistem sampeyan.
Aktifake output ngaktifake port	Arah Data = Output	On  Mati	Yen diuripake, mbisakake input pangguna menyang port OE. Opsi iki diaktifake kanthi otomatis kanggo mode bidirectional.
Aktifake port seritermination / paralleltermination	—	On  Mati	Yen diuripake, mbisakake seriterminationcontrol lan parallelterminationcontrol bandar saka buffer output.

Tabel 11. Parameter Inti IP GPIO - Register

Paramèter	kahanan	Nilai sing diidini	Katrangan
Registrasi mode	—	ora ana  Register prasaja  DDIO	Nemtokake mode register kanggo inti IP GPIO: ora ana-nemtokake sambungan kabel prasaja saka / menyang buffer. Register prasaja-nemtokake yen DDIO digunakake minangka register prasaja ing mode tingkat data tunggal (SDR). Fitter bisa ngemas register iki ing I/O. DDIO- nemtokake manawa inti IP nggunakake DDIO.
Aktifake port bening / prasetel sinkron	Register mode = DDIO	ora ana  Cetha  Prasetel	Nemtokake carane ngleksanakake port reset sinkron. ora ana—Pateni port reset sinkron. Cetha—Aktifake port SCLR kanggo ngresiki sinkron. Prasetel—Ngaktifake port SSET kanggo prasetel sinkron.
Aktifake port bening / prasetel asinkron	Register mode = DDIO	ora ana  Cetha  Prasetel	Nemtokake carane ngleksanakake port reset bedo. ora ana—Pateni port reset asinkron. Cetha—Aktifake port ACLR kanggo ngresiki asinkron. Prasetel—Aktifake port ASET kanggo prasetel asinkron. Sinyal ACLR lan ASET aktif dhuwur.
Aktifake jam ngaktifake port	Register mode = DDIO	On  Mati	On- mbukak port ngaktifake jam (CKE) kanggo ngidini sampeyan ngontrol nalika data mlebu utawa metu. Sinyal iki nyegah data supaya ora bisa dilewati tanpa kontrol sampeyan. Mati- port ngaktifake jam ora katon lan data tansah ngliwati registrasi kanthi otomatis.
Logika Half Rate	Register mode = DDIO	On  Mati	Yen diuripake, ngaktifake setengah tarif DDIO.
Jam input / output sing kapisah	Arah Data = Bidir  Mode Register = Register prasaja utawa DDIO	On  Mati	Yen diuripake, mbisakake jam kapisah (CK_IN lan CK_OUT) kanggo input lan output dalan ing mode bidirectional.

Informasi sing gegandhengan

• Input lan Output Bus Bit Dhuwur lan Kurang ing kaca 12
• Pedoman: Ganti Port datain_h lan datain_l ing IP Migrasi ing kaca 23

Daftar Packing

Inti IP GPIO ngidini sampeyan ngemas ndhaptar menyang pinggiran kanggo ngirit area lan panggunaan sumber daya.

Sampeyan bisa ngatur DDIO full-rate ing input lan output path minangka flip flop. Kanggo nindakake, nambah assignments .qsf kadhaptar ing tabel iki.

Tabel 12. Register Packing Tugas QSF

Path	Tugas QSF
Input register packing	QSF Assignment set_instance_assignment -name FAST_INPUT_REGISTER ON -to
Output register packing	set_instance_assignment -jeneng FAST_OUTPUT_REGISTER ON -to
Output ngaktifake register packing	set_instance_assignment -jeneng FAST_OUTPUT_ENABLE_REGISTER ON -to

Cathetan: Tugas iki ora njamin packing register. Nanging, tugas iki ngidini Fitter nemokake panggonan sing sah. Yen ora, Fitter tetep flip flop ing inti.

GPIO Intel FPGA IP Timing

Kinerja inti IP GPIO gumantung ing watesan I / O lan fase jam. Kanggo validasi wektu kanggo konfigurasi GPIO, Intel nyaranake sampeyan nggunakake Timing Analyzer.

Informasi sing gegandhengan
Intel Quartus Prime Timing Analyzer

Komponen wektu

Komponen wektu inti GPIO IP kalebu telung jalur.

• Jalur antarmuka I / O-saka FPGA menyang piranti panampa eksternal lan saka piranti transmisi eksternal menyang FPGA.
• Jalur antarmuka inti data lan jam-saka I / O menyang inti lan saka inti menyang I / O.
• Transfer path-saka setengah tarif kanggo full-rate DDIO, lan saka full-rate kanggo setengah-tingkat DDIO.

Cathetan: Timing Analyzer nganggep dalan ing blok DDIO_IN lan DDIO_OUT minangka kothak ireng.

Gambar 10. Input Path Wektu Komponen

Gambar 11. Output Path Wektu Komponen

Figure 12. Output Aktifake Komponen Wektu Path

Unsur Tundha

Piranti lunak Intel Quartus Prime ora kanthi otomatis nyetel unsur tundha kanggo nggedhekake slack ing analisis wektu I/O. Kanggo nutup wektu utawa nggedhekake slack, setel unsur tundha kanthi manual ing setelan Intel Quartus Prime file (.qsf).

Tabel 13. Tundha Unsur .qsf Assignments

Nemtokake assignments iki ing .qsf kanggo ngakses unsur tundha.

Unsur Tundha	.qsf Assignment
Elemen Tundha Input	set_instance_assignment kanggo -jeneng INPUT_DELAY_CHAIN ​​<0..63>
Output Tundha Elemen	set_instance_assignment kanggo -jeneng OUTPUT_DELAY_CHAIN ​​<0..15>
Output Aktifake Elemen Tundha	set_instance_assignment kanggo -jeneng OE_DELAY_CHAIN ​​<0..15>

Analisis Wektu

Piranti lunak Intel Quartus Prime ora kanthi otomatis ngasilake watesan wektu SDC kanggo inti IP GPIO. Sampeyan kudu ngetik watesan wektu kanthi manual.

Tindakake pedoman wektu lan examples kanggo mesthekake yen Timing Analyzer nganalisa I / O wektu bener.

• Kanggo nindakake analisis wektu sing tepat kanggo jalur antarmuka I / O, nemtokake watesan tingkat sistem saka pin data marang pin jam sistem ing .sdc file.
• Kanggo nindakake analisis wektu sing tepat kanggo path antarmuka inti, nemtokake setelan jam iki ing .sdc file:
  - Jam menyang register inti
  - Jam kanggo ndhaptar I / O kanggo ndhaftar lan mode DDIO sing prasaja

Informasi sing gegandhengan
AN 433: Watesan lan Nganalisis Antarmuka Sinkron Sumber
Njlèntrèhaké Techniques kanggo constraining lan nganalisa sumber-sinkron antarmuka.

Register Input Tingkat Data Tunggal

Gambar 13. Register Input Tingkat Data Tunggal

Tabel 14. Single Data Rate Input Register .sdc Command Examples

dhawuh	Prentah Example	Katrangan
nggawe_jam	create_clock -name sdr_in_clk -period "100 MHz" sdr_in_clk	Nggawe setelan jam kanggo jam input.
set_input_delay	set_input_delay -jam sdr_in_clk 0.15 sdr_in_data	Ngawasi Timing Analyzer kanggo njelasno wektu input I / O karo wektu tundha input 0.15 ns.

Register Input DDIO Full-Rate utawa Setengah Rate

Sisih input register input DDIO full-rate lan setengah tingkat padha. Sampeyan bisa kanthi bener mbatesi sistem kanthi nggunakake jam virtual kanggo model pemancar mati-chip menyang FPGA.

Gambar 14. Register Input DDIO Full-Rate utawa Setengah Rate

Tabel 15. Daftar Input DDIO Tingkat Penuh utawa Setengah Tingkat .sdc Command Examples

dhawuh	Prentah Example	Katrangan
nggawe_jam	create_clock -jeneng virtual_clock - periode "200 MHz" create_clock -jeneng ddio_in_clk -periode "200 MHz" ddio_in_clk	Nggawe setelan jam kanggo jam virtual lan jam DDIO.
set_input_delay	set_input_delay -jam virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	Ajar Timing Analyzer kanggo njelasno pinggiran jam positif lan pinggiran jam negatif saka transfer. Wigati -add_delay ing printah set_input_delay kapindho.
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	Instruct Timing Analyzer kanggo nglirwakake pojok jam positif kanggo pojok negatif micu register, lan pojok jam negatif kanggo pojok positif micu register. Cathetan: Frekuensi ck_hr kudu setengah saka frekuensi ck_fr. Yen aku / O PLL drive jam, sampeyan bisa nimbang nggunakake printah derive_pll_clocks .sdc.

Register Output Tingkat Data Tunggal

Gambar 15. Register Output Data Rate Tunggal

Tabel 16. Single Data Rate Output Register .sdc Command Examples

dhawuh	Prentah Example	Katrangan
create_clock lan create_generated_clock	create_clock -name sdr_out_clk -periode "100 MHz" sdr_out_clk create_generated_clock -sumber sdr_out_clk -jeneng sdr_out_outclk sdr_out_outclk	Generate jam sumber lan jam output kanggo ngirim.
set_output_delay	set_output_delay -jam sdr_out_clk 0.45 sdr_out_data	Ngawasi Timing Analyzer kanggo njelasno data output kanggo ngirim marang jam output kanggo ngirim.

Register Output DDIO Full-Rate utawa Setengah Rate

Sisih output register output DDIO full-rate lan setengah tingkat padha.

Tabel 17. DDIO Output Register .sdc Command Examples

dhawuh	Prentah Example	Katrangan
create_clock lan create_generated_clock	create_clock -jeneng ddio_out_fr_clk -periode "200 MHz" ddio_out_fr_clk create_generated_clock -sumber ddio_out_fr_clk -jeneng ddio_out_fr_outclk ddio_out_fr_outclk	Generate jam kanggo DDIO lan jam kanggo ngirim.
set_output_delay	set_output_delay -jam ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -jam_tiba -jam ddio_out_fr_outclk 0.55 ddio_out_fr_data	Ajar Timing Analyzer kanggo nganalisa data positif lan negatif marang jam output.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Anjurake Timing Analyzer supaya ora nglirwakake pinggiran jam sumber sing munggah ing pinggir jam output sing mudhun, lan pinggiran jam sumber sing mudhun nglawan pinggiran jam output.

Pedoman Penutupan Wektu

Kanggo ndhaptar input GPIO, transfer I / O input bakal gagal wektu ditahan yen sampeyan ora nyetel chain tundha input. Gagal iki disebabake wektu tundha jam luwih gedhe tinimbang wektu tundha data.

Kanggo ketemu wektu ditahan, nambah wektu tundha kanggo path data input nggunakake chain wektu tundha input. Umumé, chain tundha input watara 60 ps saben langkah ing 1 kelas kacepetan. Kanggo entuk setelan chain tundha input kira-kira kanggo ngliwati wektu, dibagi slack ditahan negatif kanthi 60 ps.

Nanging, yen aku / O PLL drive jam saka ndhaftar input GPIO (ndhaftar prasaja utawa mode DDIO), sampeyan bisa nyetel mode ganti rugi kanggo sumber mode sinkron. Fitter bakal nyoba kanggo ngatur I / O PLL kanggo persiyapan luwih apik lan terus slack kanggo input I / O analisis wektu.

Kanggo output GPIO lan output mbisakake ndhaftar, sampeyan bisa nambah wektu tundha kanggo data output lan jam nggunakake output lan output ngaktifake rentengan tundha.

• Yen sampeyan mirsani pelanggaran wektu persiyapan, sampeyan bisa nambah setelan chain tundha jam output.
• Yen sampeyan mirsani nglanggar wektu ditahan, sampeyan bisa nambah setelan chain tundha data output.

GPIO Intel FPGA IP Design Examples

Inti IP GPIO bisa ngasilake desain examples sing cocog karo konfigurasi IP sampeyan ing editor parameter. Sampeyan bisa nggunakake ex desain ikiamples minangka referensi kanggo instantiating inti IP lan prilaku samesthine ing simulasi.

Sampeyan bisa nggawe desain examples saka editor parameter inti GPIO IP. Sawise sampeyan nyetel paramèter sing dikarepake, klik Generate Example Desain. Inti IP ngasilake desain exampsumbere files ing direktori sampeyan nemtokake.

Gambar 16. Sumber Files ing Generated Design Example Direktori

Cathetan: Ing .qsys files kanggo panggunaan internal sajrone desain exampmung generasi. Sampeyan ora bisa ngowahi .qsys iki files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

Desain sing bisa disintesis example minangka kompilasi-siap Platform Designer sistem sing bisa kalebu ing project Intel Quartus Prime.

Nggawe lan Nggunakake Desain Example

Kanggo ngasilake desain Intel Quartus Prime sing bisa disintesis example saka sumber files, mbukak printah ing ngisor iki ing desain exampdirektori:

quartus_sh -t make_qii_design.tcl

Kanggo nemtokake piranti sing tepat kanggo digunakake, jalanake printah ing ngisor iki:

quartus_sh -t make_qii_design.tcl [jeneng_perangkat]

Skrip TCL nggawe direktori qii sing ngemot proyek ed_synth.qpf file. Sampeyan bisa mbukak lan ngumpulake proyek iki ing piranti lunak Intel Quartus Prime.

Desain Simulasi Inti GPIO IP Example

Desain simulasi example nggunakake setelan parameter inti GPIO IP kanggo mbangun conto IP disambungake menyang driver simulasi. Driver ngasilake lalu lintas acak lan internal mriksa legality data metu.

Nggunakake desain example, sampeyan bisa mbukak simulasi nggunakake printah siji, gumantung ing simulator sing digunakake. Simulasi nduduhake carane sampeyan bisa nggunakake inti GPIO IP.

Nggawe lan Nggunakake Desain Example

Kanggo ngasilake desain simulasi example saka sumber files kanggo simulator Verilog, mbukak printah ing ngisor iki ing ex desainampdirektori:

quartus_sh -t make_sim_design.tcl

Kanggo ngasilake desain simulasi example saka sumber files kanggo simulator VHDL, mbukak printah ing ngisor iki ing ex desainampdirektori:

quartus_sh -t make_sim_design.tcl VHDL

Skrip TCL nggawe direktori sim sing ngemot subdirektori-siji kanggo saben alat simulasi sing didhukung. Sampeyan bisa nemokake skrip kanggo saben alat simulasi ing direktori sing cocog.

Aliran Migrasi IP kanggo Piranti Arria V, Siklon V, lan Stratix V

Aliran migrasi IP ngidini sampeyan migrasi inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, lan ALTIOBUF saka piranti Arria V, Cyclone V, lan Stratix V menyang inti IP GPIO saka piranti Intel Arria 10 lan Intel Cyclone 10 GX.

Aliran migrasi IP iki ngonfigurasi inti IP GPIO supaya cocog karo setelan inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, lan ALTIOBUF IP, ngidini sampeyan nggawe maneh inti IP.

Cathetan: Sawetara inti IP ndhukung aliran migrasi IP mung ing mode tartamtu. Yen inti IP sampeyan ana ing mode sing ora didhukung, sampeyan bisa uga kudu mbukak IP Parameter Editor kanggo inti IP GPIO lan ngatur inti IP kanthi manual.

Migrasi Inti IP ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, lan ALTIOBUF

Kanggo mindhah inti IP ALTDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, lan ALTIOBUF menyang inti IP IP GPIO Intel FPGA, tindakake langkah iki:

1. Bukak inti IP ALTDIO_IN, ALTDDIO_OUT, ALTDIO_BIDIR, utawa ALTIOBUF ing Editor Parameter IP.
2. Ing Kulawarga piranti sing saiki dipilih, pilih Intel Arria 10 or Siklon Intel 10 GX.
3. Klik Rampung kanggo mbukak GPIO IP Parameter Editor.
   Editor Parameter IP ngatur setelan inti IP GPIO padha karo setelan inti ALTDIO_IN, ALTDIO_OUT, ALTDIO_BIDIR, utawa ALTIOBUF.
4. Yen ana setelan sing ora kompatibel ing antarane loro, pilih setelan anyar sing didhukung.
5. Klik Rampung kanggo regenerasi inti IP.
6. Ganti instantiation inti ALTDIO_IN, ALTDDIO_OUT, ALTDIO_BIDIR, utawa ALTIOBUF IP ing RTL nganggo inti IP GPIO.

Cathetan: Jeneng port inti IP GPIO bisa uga ora cocog karo jeneng port inti IP ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, utawa ALTIOBUF IP. Mulane, mung ngganti jeneng inti IP ing instantiation bisa uga ora cukup.

Informasi sing gegandhengan
Input lan Output Bus Bit Dhuwur lan Kurang ing kaca 12

Pedoman: Tukar datain_h lan datain_l Port ing IP Migrasi

Nalika sampeyan migrasi IP GPIO saka piranti sadurunge menyang inti IP GPIO, sampeyan bisa nguripake Gunakake jeneng port tingkat ndhuwur warisan pilihan ing editor parameter inti GPIO IP. Nanging, prilaku port kasebut ing inti IP GPIO beda karo inti IP sing digunakake kanggo piranti Stratix V, Arria V, lan Cyclone V.

Inti IP GPIO nyopir port kasebut menyang register output ing pinggir jam iki:

• datain_h—ing pojok munggah outclock
• datain_l-ing pojok tiba outclock

Yen sampeyan migrasi IP GPIO saka piranti Stratix V, Arria V, lan Cyclone V, ganti port datain_h lan datain_l nalika sampeyan instantiate IP sing digawe dening inti IP GPIO.

Informasi sing gegandhengan
Input lan Output Bus Bit Dhuwur lan Kurang ing kaca 12

GPIO Intel FPGA IP User Guide Archives

Versi IP padha karo versi piranti lunak Intel Quartus Prime Design Suite nganti v19.1. Saka piranti lunak Intel Quartus Prime Design Suite versi 19.2 utawa luwih anyar, inti IP duwe skema versi IP anyar.

Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi IP inti	Pandhuan pangguna
20.0.0	Pandhuan Pangguna IP Intel FPGA GPIO: Piranti Intel Arria 10 lan Intel Cyclone 10 GX
19.3.0	Pandhuan Pangguna IP Intel FPGA GPIO: Piranti Intel Arria 10 lan Intel Cyclone 10 GX
19.3.0	Pandhuan Pangguna IP Intel FPGA GPIO: Piranti Intel Arria 10 lan Intel Cyclone 10 GX
18.1	Pandhuan Pangguna IP Intel FPGA GPIO: Piranti Intel Arria 10 lan Intel Cyclone 10 GX
18.0	Pandhuan Pangguna IP Intel FPGA GPIO: Piranti Intel Arria 10 lan Intel Cyclone 10 GX
17.1	Intel FPGA GPIO IP Core Pandhuan Pangguna
17.0	Pandhuan pangguna Altera GPIO IP Core
16.1	Pandhuan pangguna Altera GPIO IP Core
16.0	Pandhuan pangguna Altera GPIO IP Core
14.1	Altera GPIO Megafunction Pandhuan Panganggo
13.1	Altera GPIO Megafunction Pandhuan Panganggo

Riwayat Revisi Dokumen kanggo Pandhuan Pangguna IP GPIO Intel FPGA: Piranti Intel Arria 10 lan Intel Cyclone 10 GX

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2021.07.15	21.2	20.0.0	Dianyari diagram sing nuduhake simplified view saka path input GPIO siji-rampung kanggo nganyari dout[0] kanggo dout[3] lan dout[3] kanggo dout[0].
2021.03.29	21.1	20.0.0	Nganyari nomer versi IP GPIO dadi 20.0.0.
2021.03.12	20.4	19.3.0	Dianyari pedoman migrasi IP kanggo nemtokake manawa GPIO IP drive datain_h ing pinggiran munggah lan datain_l ing pinggiran tiba.
2019.10.01	19.3	19.3.0	Didandani kesalahan typographical ing kode assignment .qsf ing topik bab unsur tundha.
2019.03.04	18.1	18.1	Ing topik babagan jalur input, lan output lan output ngaktifake jalur: Didandani cathetan ing topik kanggo nemtokake manawa GPIO Intel FPGA IP ora ndhukung kalibrasi dinamis pin bidirectional. Nambahake pranala menyang PHY Lite for Parallel Interfaces Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10, lan Intel Cyclone 10 GX Devices kanggo informasi luwih lengkap babagan aplikasi sing mbutuhake kalibrasi dinamis kanggo pin bidirectional.
2018.08.28	18.0	18.0	Ganti judhul dokumen saka Intel FPGA GPIO IP Core User Guide to GPIO Intel FPGA IP User Guide: Intel Arria 10 lan Intel Cyclone 10 GX Devices. Nambahake link menyang pandhuan pangguna Intel Stratix 10 GPIO IP.  Ganti jeneng IP saka "Intel FPGA GPIO" dadi "GPIO Intel FPGA IP".  Dibenerake conto "clk_fr" lan "clk_hr" dadi "ck_fr" lan "ck_hr".  Dianyari jalur input IP GPIO lan diagram jalur output kanggo nuduhake jeneng sinyal inti IP sing nyata.

Tanggal	Versi	Owah-owahan
November 2017	2017.11.06	Dhukungan tambahan kanggo piranti Intel Cyclone 10 GX. Dianyari jeneng sinyal ing tokoh kanggo cocog jeneng sinyal ing inti IP GPIO. Nambahake wangun gelombang path output. Ganti jeneng "Altera GPIO IP inti" dadi "Intel FPGA GPIO IP inti". Ganti jeneng "Altera IOPLL IP inti" dadi "Intel FPGA IOPLL IP inti". Ganti jeneng "TimeQuest Timing Analyzer" dadi "Time Analyzer". Ganti jeneng "Qsys" dadi "Platform Designer". Njlentrehake manawa sinyal ASET lan ACLR aktif dhuwur.
Mèi 2017	2017.05.08	Dianyari tabel dhaptar paramèter buffer GPIO kanggo nemtokake kondisi kanggo Gunakake sirkuit bus-hold pilihan parameter. Rebranding minangka Intel.
Oktober 2016	2016.10.31	Dianyari wangun gelombang path input. Nambahake topik sing njlèntrèhaké bit dhuwur lan kurang ing bis din lan dout.
Agustus 2016	2016.08.05	Cathetan ditambahake babagan dhukungan OCT dinamis ing inti IP GPIO. Nganyari topik babagan setelan parameter kanggo nambah akurasi lan kajelasan. Dianyari bagean babagan ngasilake desain example. Nambahake topik pedoman babagan prilaku port warisan nalika sampeyan pindhah menyang inti IP GPIO saka piranti Stratix V, Arria V, lan Cyclone V. Rewrote lan restrukturisasi dokumen kanggo nambah kajelasan lan kanggo ease saka referensi. Ngganti conto Quartus II dadi Quartus Prime.
Agustus 2014	2014.08.18	Ditambahake informasi wektu. Added register packing informasi. Ditambahake Gunakake jeneng port tingkat ndhuwur warisan paramèter. Iki minangka parameter anyar. Added register packing informasi. Ngganti istilah megafunction karo inti IP.
November 2013	2013.11.29	Rilis wiwitan.

Kirimi Umpan Balik

Pandhuan Pangguna IP Intel FPGA GPIO: Piranti Intel Arria 10 lan Intel Cyclone 10 GX

Dokumen / Sumber Daya

intel GPIO Intel FPGA IP [pdf] Pandhuan pangguna GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Referensi

• Manual pangguna