intel 4G Turbo-V FPGA IP
Babagan 4G Turbo-V Intel® FPGA IP
Kode saluran Forward-error correction (FEC) biasane ningkatake efisiensi energi sistem komunikasi nirkabel. Kode Turbo cocok kanggo komunikasi seluler 3G lan 4G (contone, ing UMTS lan LTE) lan komunikasi satelit. Sampeyan bisa nggunakake kode Turbo ing aplikasi liyane sing mbutuhake transfer informasi sing dipercaya liwat bandwidth- utawa link komunikasi sing diwatesi latensi yen ana gangguan sing ngrusak data. IP 4G Turbo-V Intel® FPGA kalebu akselerator downlink lan uplink kanggo vRAN lan kalebu Turbo Intel FPGA IP. Akselerator downlink nambah redundansi menyang data ing wangun informasi paritas.Akselerator uplink eksploitasi redundansi kanggo mbenerake nomer cukup saka kesalahan saluran.
Informasi sing gegandhengan
- Turbo Intel FPGA IP User Guide
- 3GPP TS 36.212 versi 15.2.1 Rilis 15
4G Turbo-V Intel FPGA IP Fitur
Akselerator downlink kalebu:
- Lampiran kode blok kode redundansi siklik (CRC).
- Turbo encoder
- Turbo rate matcher karo:
- Subblock interleaver
- Kolektor bit
- Pamilih bit
- Bit pruner
Akselerator uplink kalebu:
- Subblock deinterleaver
- Turbo decoder karo mriksa CRC
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
4G Turbo-V Intel FPGA IP Piranti Dhukungan Kulawarga
Intel nawakake tingkat dhukungan piranti ing ngisor iki kanggo Intel FPGA IP:
- Dhukungan maju-IP kasedhiya kanggo simulasi lan kompilasi kanggo kulawarga piranti iki. Pemrograman FPGA file (.pof) support ora kasedhiya kanggo Quartus Perdhana Pro Stratix 10 lunak Edition Beta lan minangka penutupan wektu IP ora bisa dijamin. Model wektu kalebu prakiraan engineering awal saka wektu tundha adhedhasar informasi post-layout awal. Model wektu bisa diganti amarga tes silikon nambah korélasi antarane silikon sing nyata lan model wektu. Sampeyan bisa nggunakake inti IP iki kanggo arsitektur sistem lan studi pemanfaatan sumber, simulasi, pinout, taksiran latensi sistem, taksiran wektu dhasar (penganggaran pipa), lan strategi transfer I/O (jembar data-path, ambane burst, tradeoffs standar I/O ).
- Dhukungan awal-Intel verifikasi inti IP kanthi model wektu awal kanggo kulawarga piranti iki. Inti IP nyukupi kabeh syarat fungsional, nanging bisa uga isih ngalami analisis wektu kanggo kulawarga piranti. Sampeyan bisa nggunakake ing desain produksi kanthi ati-ati.
- Dhukungan pungkasan-Intel verifikasi IP kanthi model wektu pungkasan kanggo kulawarga piranti iki. IP kasebut nyukupi kabeh syarat fungsional lan wektu kanggo kulawarga piranti. Sampeyan bisa nggunakake ing desain produksi.
Dhukungan Kulawarga Piranti 4G Turbo-V IP
| Kulawarga piranti | Dhukungan |
| Intel Agilex™ | Maju |
| Intel Arria® 10 | Pungkasan |
| Intel Stratix® 10 | Maju |
| Kulawarga piranti liyane | Ora ana dhukungan |
Rilis Informasi kanggo 4G Turbo-V Intel FPGA IP
Versi Intel FPGA IP cocog karo versi piranti lunak Intel Quartus® Prime Design Suite nganti v19.1. Miwiti ing piranti lunak Intel Quartus Prime Design Suite versi 19.2, Intel FPGA IP duwe skema versi anyar. Nomer versi Intel FPGA IP (XYZ) bisa diganti karo saben versi piranti lunak Intel Quartus Prime. Owah-owahan ing:
- X nuduhake revisi utama IP. Yen sampeyan nganyari piranti lunak Intel Quartus Prime, sampeyan kudu nggawe maneh IP.
- Y nuduhake IP kalebu fitur anyar. Gawe maneh IP sampeyan kanggo nyakup fitur-fitur anyar iki.
- Z nuduhake IP kalebu owah-owahan cilik. Gawe maneh IP sampeyan kanggo nyakup owah-owahan kasebut.
Informasi Rilis 4G Turbo-V IP
| Item | Katrangan |
| Versi | 1.0.0 |
| Tanggal Rilis | April 2020 |
Kinerja 4G Turbo-V lan Pemanfaatan Sumber Daya
Intel ngasilake panggunaan lan kinerja sumber daya kanthi nyusun rancangan nganggo piranti lunak Intel Quartus Prime v19.1. Mung gunakake asil kira-kira iki kanggo ngira awal sumber daya FPGA (contone, modul logika adaptif (ALM)) sing dibutuhake proyek. Frekuensi target yaiku 300 MHz.
Pemanfaatan Sumber Daya akselerator Downlink lan Frekuensi maksimal kanggo piranti Intel Arria 10
| Modul | fMAX (MHz) | ALM | ALUT | Ndhaptar | Memori (Bit) | Blok RAM (M20K) | Blok DSP |
| Downlink akselerator | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| lampiran CRC | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo encoder | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Rate matcher | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Subblock interleaver | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Kolektor bit | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Pamilih bit lan pruner | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Pemanfaatan Sumber Daya Akselerator Uplink lan Frekuensi Maksimum kanggo Piranti Intel Arria 10
| Modul | fMAX (MHz) | ALM | Ndhaptar | Memori (Bit) | Blok RAM (M20K) | Blok DSP |
| Akselerator uplink | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Subblock deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo decoder | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Ngrancang nganggo 4G Turbo-V Intel FPGA IP
4G Turbo-V IP Struktur Direktori
Sampeyan kudu nginstal IP kanthi manual saka installer IP.
Struktur Direktori Instalasi
Ngasilake IP Turbo-V 4G
Sampeyan bisa nggawe akselerator downlink utawa uplink. Kanggo akselerator uplink, ngganti dl karo ul ing direktori utawa file jeneng.
- Bukak piranti lunak Intel Quartus Prime Pro.
- Pilih File ➤ Tuntunan Proyek Anyar.
- Klik Sabanjure.
- Ketik jeneng Proyek dl_fec_wrapper_top lan ketik lokasi proyek.
- Pilih piranti Arria 10.
- Klik Rampung.
- Bukak dl_fec_wrapper_top.qpf file kasedhiya ing direktori proyek Tuntunan proyek katon.
- Ing tab Desainer Platform:
- Nggawe dl_fec_wrapper_top.ip file nggunakake hardware tcl file.
- Klik Generate HDL kanggo ngasilake desain files.
- Ing tab Generate, klik Generate Test bench system.
- Klik Tambah Kabeh kanggo nambah sintesis files kanggo proyek. Ing files ana ing src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Setel dl_fec_wrapper_top.v file minangka entitas tingkat paling dhuwur.
- Klik Start Compilation kanggo ngumpulake proyek iki.
Simulasi 4G Turbo-V IP
Tugas iki kanggo simulasi akselerator downlink. Kanggo simulasi accelerator uplink ngganti dl karo ul ing saben direktori utawa file jeneng.
- Bukak simulator ModelSim 10.6d FPGA Edition.
- Ganti direktori dadi src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Ganti QUARTUS_INSTALL_DIR menyang direktori Intel Quartus Prime ing msim_setup.tcl file, sing ana ing direktori \sim\mentor
- Ketik printah do load_sim.tcl ing jendhela transkrip. Printah iki ngasilake perpustakaan files lan compiles lan simulates sumber files ing msim_setup.tcl file. Vektor tes ana ing filename_update.sv ing direktori \sim.
Ing filenganyari jeneng File Struktur
- Vektor tes sing cocog files ana ing sim\mentor\test_vectors
- Log.txt ngemot asil saben paket tes.
- Kanggo akselerator downlink, encoder_pass_file.txt ngemot laporan pass saben indeks paket tes lan encoder_file_error.txt ngemot laporan gagal saben indeks paket test.
- Kanggo akselerator uplink, Error_file.txt ngemot laporan gagal saben indeks paket test.
Deskripsi Fungsional 4G Turbo-V Intel FPGA IP
4G Turbo-V Intel FPGA IP kalebu akselerator downlink lan akselerator uplink.
- Arsitektur 4G Turbo-V ing kaca 9
- Sinyal lan Antarmuka 4G Turbo-V ing kaca 11
- Diagram Wektu Turbo-V 4G ing kaca 15
- 4G Turbo-V Latency lan Throughput ing kaca 18
Arsitektur 4G Turbo-V
4G Turbo-V Intel FPGA IP kalebu akselerator downlink lan akselerator uplink.
4G Downlink Akselerator
4G Turbo downlink akselerator kasusun saka blok kode CRC lampiran blok lan Turbo encoder (Intel Turbo FPGA IP) lan rate matcher. Data input ambane 8-bit lan data output 24-bit. Rate matcher kasusun saka telung subblock interleavers, bit selector, lan bit collector.
Akselerator downlink 4G ngetrapake lampiran CRC blok kode kanthi algoritma komputasi CRC paralel 8-bit. Input menyang blok lampiran CRC ambane 8-bit. Ing mode normal, jumlah input menyang blok CRC yaiku k-24, ing ngendi k minangka ukuran blok adhedhasar indeks ukuran. Urutan CRC tambahan 24 bit ditempelake menyang blok kode data sing mlebu ing blok lampiran CRC banjur diterusake menyang encoder Turbo. Ing mode bypass CRC, jumlah input yaiku k ukuran 8-bit lebar sing diterusake menyang blok encoder Turbo.
Encoder Turbo nggunakake kode convolutional concatenated paralel. Enkode konvolusional ngodei urutan informasi lan enkode konvolusional liyane ngode versi interleaved saka urutan informasi. Encoder Turbo nduweni rong encoder konstituen konstituen 8 negara lan siji interleaver internal kode Turbo. Kanggo informasi luwih lengkap babagan encoder Turbo, waca Pandhuan Pangguna Turbo IP Core. Rate matcher cocog karo jumlah bit ing blok transportasi karo jumlah bit sing dikirimake IP ing alokasi kasebut. Input lan output saka matcher rate yaiku 24 bit. IP nemtokake tingkat sing cocog kanggo saluran transportasi kode Turbo kanggo saben blok kode. Rate matcher kalebu: subblock interleaver, bit collector lan bit selector. Akselerator downlink nyetel subblock interleaved kanggo saben stream output saka Turbo coding. Aliran kasebut kalebu stream bit pesen, stream bit paritas 1 lan stream bit parity 2. Input lan output saka subblock interleaved amba 24 bit. Penagih bit nggabungake aliran sing asale saka interleaver subblock. Blok iki ngemot buffer sing nyimpen:
- Pesen lan pangisi mbisakake bit saka subblock interleaved.
- Subblok interleaved bit paritas lan bit pangisi masing-masing.
Kolektor Bit
4G Channel Uplink Akselerator
Akselerator uplink 4G Turbo kasusun saka deinterleaver subblock lan decoder turbo (Intel Turbo FPGA IP).
Deinterleaver kasusun saka telung blok sing loro blok pisanan simetris lan blok katelu beda.
Latensi sinyal siap yaiku 0.
Deinterleaver
Yen sampeyan ngaktifake mode bypass kanggo deinterleaver subblock, IP maca data nalika nulis data ing pamblokiran memori ing lokasi berturut-turut. IP maca data nalika lan nalika nulis data tanpa interleaving. Jumlah data input menyang deinterleaver subblock yaiku K_π ing mode bypass lan dawa data output ukuran k (k yaiku ukuran blok kode adhedhasar nilai cb_size_index). Latensi data output saka deinterleaver subblock gumantung saka ukuran blok input K_π. IP maca data mung sawise sampeyan nulis ukuran blok kode K_π saka data input. Mula latensi output uga kalebu wektu nulis. Latensi ing data output interleaver subblock yaiku K_π+17. Turbo decoder ngétung urutan paling kamungkinan ditularaké, adhedhasar samples sing nampa. Kanggo panjelasan rinci, waca Pandhuan Pangguna IP Turbo Core. Dekoding kode koreksi kesalahan minangka perbandingan probabilitas kanggo kode konvolusi sing beda. Dekoder Turbo kasusun saka rong dekoder soft-in soft-out (SISO) tunggal, sing bisa digunakake kanthi iteratif. Output saka pisanan (decoder ndhuwur) feed menyang kaloro kanggo mbentuk pengulangan dekoding Turbo. Interleaver lan deinterleaver mblokir urutan data ing proses iki.
Informasi sing gegandhengan
Pandhuan Pangguna Turbo IP Core
Sinyal lan Antarmuka 4G Turbo-V
Downlink Accelerator
Sinyal Akselerator Downlink
| Jeneng Sinyal | arah | Bit Jembar | Katrangan |
| clk | Input | 1 | 300 MHz input jam. Kabeh sinyal antarmuka IP Turbo-V sinkron karo jam iki. |
| reset_n | Input | 1 | Ngreset logika internal kabeh IP. |
| sink_valid | Input | 1 | Ditegesake nalika data ing sink_data bener. Nalika sink_valid ora ditegesake, IP strops Processing nganti sink_valid ditetepake maneh. |
| sink_data | Input | 8 | Biasane nggawa akeh informasi sing ditransfer. |
| sink_sop | Input | 1 | Nuduhake wiwitan paket mlebu |
| sink_eop | Input | 1 | Nuduhake pungkasan saka paket mlebu |
| sink_siap | Output | 1 | Nuduhake nalika IP bisa nampa data |
| Sink_error | Input | 2 | Topeng loro-bit kanggo nunjukake kesalahan sing mengaruhi data sing ditransfer ing siklus saiki. |
| Crc_enable | Input | 1 | Ngaktifake pamblokiran CRC |
| Cb_size_index | Input | 8 | Ukuran blok kode input K |
| sink_rm_out_size | Input | 20 | Rate matcher ukuran blok output, cocog karo E. |
| sink_kode_blok | Input | 15 | Ukuran buffer alus kanggo blok kode saiki Ncb |
| sink_rv_idx | Input | 2 | Indeks versi redundansi (0,1,2 utawa 3) |
| sink_rm_bypass | Input | 1 | Ngaktifake mode bypass ing matcher tarif |
| sink_filler_bits | Input | 6 | Jumlah bit pangisi sing dilebokake IP ing pemancar nalika IP nindakake segmentasi blok kode. |
| sumber_valid | Output | 1 | Ditegesake dening IP nalika ana data sing bener kanggo output. |
| terus… | |||
| Jeneng Sinyal | arah | Bit Jembar | Katrangan |
| sumber_data | Output | 24 | Nindakake akeh informasi sing ditransfer. Informasi iki kasedhiya yen bener ditegesake. |
| sumber_sop | Output | 1 | Nuduhake wiwitan paket. |
| sumber_eop | Output | 1 | Nuduhake pungkasan paket. |
| sumber_siap | Input | 1 | Penerimaan data sah nalika sinyal siap ditegesake. |
| source_error | Output | 2 | Sinyal kesalahan disebarake saka Turbo Encoder sing nuduhake pelanggaran protokol Avalon-ST ing sisih sumber
• 00: Ora ana kesalahan • 01: Ilang wiwitan paket • 10: Ilang pungkasan paket • 11: Pungkasan paket sing ora dikarepke Jinis kesalahan liyane bisa uga ditandhani minangka 11. |
| Source_blk_size | Output | 13 | Kode output ukuran blok K |
Antarmuka Akselerator Uplink
Sinyal Akselerator Uplink
| Sinyal | arah | Bit Jembar | Katrangan |
| clk | Input | 1 | 300 MHz input jam. Kabeh sinyal antarmuka IP Turbo-V sinkron karo jam iki. |
| reset_n | Input | 1 | Reset sinyal jam input |
| sink_valid | Input | 1 | input streaming Avalon bener |
| sink_data | Input | 24 | Avalon streaming data input |
| sink_sop | Input | 1 | Avalon streaming input wiwitan paket |
| sink_eop | Input | 1 | Avalon streaming input pungkasan paket |
| terus… | |||
| Sinyal | arah | Bit Jembar | Katrangan |
| sink_siap | Input | 1 | Avalon streaming input siap |
| conf_valid | Input | 1 | Conduit konfigurasi input valid |
| cb_size_index | Input | 8 | Indeks iterasi ukuran blok |
| max_iteration | Input | 5 | pengulangan maksimum |
| rm_bypass | Input | 1 | Ngaktifake mode bypass |
| sel_CRC24A | Input | 1 | Nemtokake jinis CRC sing dibutuhake kanggo blok data saiki:
• 0: CRC24A • 1: CRC24B |
| conf_siap | Input | 1 | Conduit konfigurasi input siap |
| sumber_valid | Output | 1 | Avalon streaming output bener |
| sumber_data | Output | 16 | Avalon streaming data output |
| sumber_sop | Output | 1 | Avalon streaming output wiwitan paket |
| sumber_eop | Output | 1 | Avalon streaming output pungkasan paket |
| source_error | Output | 2 | Sinyal kesalahan sing nuduhake pelanggaran protokol streaming Avalon ing sisih sumber:
• 00: Ora ana kesalahan • 01: Ilang wiwitan paket • 10: Ilang pungkasan paket • 11: Pungkasan paket sing ora dikarepke Jinis kesalahan liyane bisa uga ditandhani minangka 11. |
| sumber_siap | Output | 1 | Output streaming Avalon siap |
| CRC_type | Output | 1 | Nuduhake jinis CRC sing digunakake kanggo pamblokiran data saiki:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Output | 13 | Nemtokake ukuran blok sing metu |
| CRC_pass | Output | 1 | Nuduhake manawa CRC sukses:
• 0: Gagal • 1: Pass |
| sumber_iter | Output | 5 | Nuduhake jumlah setengah iterasi sawise dekoder Turbo mandheg ngolah blok data saiki. |
Antarmuka Streaming Avalon ing DSP Intel FPGA IP
Antarmuka streaming Avalon nemtokake protokol standar, fleksibel, lan modular kanggo transfer data saka antarmuka sumber menyang antarmuka sink. Antarmuka input minangka sink streaming Avalon lan antarmuka output minangka sumber streaming Avalon. Antarmuka streaming Avalon ndhukung transfer paket kanthi paket interleaved ing sawetara saluran. Sinyal antarmuka streaming Avalon bisa njlèntrèhaké antarmuka streaming tradisional sing ndhukung siji aliran data tanpa kawruh babagan saluran utawa wates paket. Antarmuka kasebut biasane ngemot data, sinyal siap, lan valid. Antarmuka streaming Avalon uga bisa ndhukung protokol sing luwih rumit kanggo transfer burst lan paket kanthi paket interleaved ing pirang-pirang saluran. Antarmuka streaming Avalon kanthi alami nyinkronake desain multichannel, sing ngidini sampeyan entuk implementasine efisien lan multiplexed wektu tanpa kudu ngetrapake logika kontrol sing kompleks. Antarmuka streaming Avalon ndhukung backpressure, yaiku mekanisme kontrol aliran ing ngendi sink bisa menehi sinyal menyang sumber kanggo mungkasi ngirim data. Sink biasane nggunakake backpressure kanggo mungkasi aliran data nalika buffer FIFO kebak utawa nalika ana rame ing output.
Informasi sing gegandhengan
Spesifikasi Antarmuka Avalon
Diagram Wektu Turbo-V 4G
Diagram Wektu kanggo Logika Tulis nganggo Codeblock 40
IP:
- Nyelehake nol 20 bit ing kolom 0 nganti 19 lan nulis bit data saka kolom 20.
- Nulis kabeh 44 bit menyang memori ing 6 siklus jam.
- Nulis bit terminasi trellis menyang kolom 28 nganti 31.
- Tambah alamat nulis kanggo saben baris.
- Ngasilake sinyal ngaktifake nulis kanggo 8 RAM individu sekaligus.
IP ora nulis bit pangisi menyang RAM. Nanging, IP ninggalake panggonan kanggo bit Filter ing RAM lan masang bit NULL menyang output sak proses maca. Tulisan pisanan diwiwiti saka kolom 20.
Diagram Wektu kanggo Logika Waca kanthi Codeblock 40
Kanggo saben maca, sampeyan bisa ndeleng 8 bit ing siji siklus jam nanging mung rong bit sing bener. IP nulis rong bit kasebut menyang register shift. Nalika IP mbentuk 8 bit dikirim menyang antarmuka output.
Diagram Wektu kanggo Logika Tulis nganggo Codeblock 6144
Bit pangisi saka kolom 0 nganti 27 lan bit data saka kolom 28. IP:
- Nulis kabeh 6,148 bit menyang memori ing 769 siklus jam.
- Nulis bit terminasi trellis menyang kolom 28 nganti 31.
- Tambah alamat nulis kanggo saben baris.
- Ngasilake nulis ngaktifake sinyal kui kanggo 8 RAM individu ing wektu.
IP ora nulis bit pangisi menyang RAM. Nanging IP ninggalake panggonan kanggo bit Filter liwat ing RAM lan nglebokake NULL bit menyang output sak proses maca. Tulisan pisanan diwiwiti saka kolom 28.
Diagram Wektu kanggo Logika Waca kanthi Codeblock 6144
Ing sisih maca, saben maca menehi 8 bit. Nalika maca baris kaping 193, IP maca 8 bit, nanging mung siji bit sing bener. IP mbentuk wolung bit kanthi register shift lan dikirim kanthi maca saka kolom sabanjure.
Diagram Wektu Input
Diagram Wektu Output
4G Turbo-V Latency lan Throughput
Latensi diukur antarane input SOP paket pertama nganti SOP paket pertama metu. Wektu pangolahan diukur antarane input pisanan paket SOP kanggo output paket pungkasan EOP.
Downlink akselerator
Throughput yaiku tingkat IP bisa ngompa input menyang akselerator downlink amarga wis siyap.
Downlink Accelerator Latency, Processing Time, lan Throughput
Kanthi ukuran K maksimal 6,144 lan ukuran E 11,522. Wektu pangolahan diukur kanggo 13 blok kode. Kacepetan jam yaiku 300 MHz.
| K | E | Latensi | Wektu pangolahan | Input Throughput | ||
| (siklus) | (kita) | (siklus) | (kita) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Latency lan Pangolahan Wektu Pitungan
- Angka kasebut nuduhake prosedur kanggo ngetung latensi, wektu pangolahan, lan throughput.
K Size versus Latency
K Size versus Latency
- k=40 nganti 1408
Uplink Akselerator Latency lan Processing Wektu
- Kanthi nomer pengulangan maksimal = 6. Kacepetan jam 300 MHz.
K E Latensi Wektu pangolahan (siklus) (kita) (siklus) (kita) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Uplink Akselerator Latency lan Processing Wektu
- Kanthi nomer pengulangan maksimal = 8
| K | E | Latensi | Wektu pangolahan | ||
| (siklus) | (kita) | (siklus) | (kita) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| terus… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
Ukuran K vs Latency
- Kanggo max_iter = 6
Gambar 19. Ukuran K vs Wektu Pangolahan
- Kanggo max_iter = 6
Ukuran K vs Latency
- Kanggo max_iter = 8
Ukuran K vs Wektu Pangolahan
- Kanggo max_iter = 8
Riwayat Revisi Dokumen kanggo 4G Turbo-V Intel FPGA IP User Guide
| Tanggal | Versi IP | Versi Piranti Lunak Intel Quartus Prime | Owah-owahan |
| 2020.11.18 | 1.0.0 | 20.1 | Dibusak meja ing Kinerja 4G Turbo-V lan Pemanfaatan Sumber Daya |
| 2020.06.02 | 1.0.0 | 20.1 | Rilis wiwitan. |
Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.
Dokumen / Sumber Daya
 |
intel 4G Turbo-V FPGA IP [pdf] Pandhuan pangguna 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
