MICROCHIP Core16550 Universal Asynchronous Receiver Transmitter

Pambuka

Core16550 minangka standar Universal Asynchronous Receiver-Transmitter (UART) sing njamin kompatibilitas piranti lunak karo piranti 16550 sing akeh digunakake. Ngalahake konversi data serial-to-paralel kanggo input saka modem utawa piranti serial liyane lan nindakake konversi paralel-to-serial kanggo data sing dikirim saka CPU menyang piranti kasebut.
Sajrone transmisi, data ditulis kanthi paralel menyang buffer First-In, First-Out (FIFO) ngirim UART. Data banjur serialized kanggo output. Nalika nampa, UART ngowahi data serial mlebu menyang podo lan mbisakake akses gampang kanggo prosesor.
Aplikasi khas saka 16550 UART digambarake ing gambar ing ngisor iki.

Gambar 1. Khas 16550 Aplikasi

Tabel 1. Inti16550 Ringkesan

Fitur Utama
Ing ngisor iki minangka fitur utama Core16550:

• Transmitter lan panrima saben buffered nganti 16-bait FIFOs kanggo ngurangi jumlah interrupts presented kanggo CPU.
• Nambah utawa ngudani bit komunikasi bedo standar (Mulai, Mungkasi lan Paritas).
• Transmisi, nampa, status baris lan interrupts set data sing dikontrol kanthi mandiri
• Generator baud sing bisa diprogram
• Fungsi kontrol modem (CTSn, RTSn, DSRn, DTRn, RIN lan DCDn).
• Antarmuka register Advanced Peripheral Bus (APB).

Fitur mandhap
Dhukungan Basa Deskripsi Hardware (VHDL) Very High Speed ​​​​Integrated Circuit (VHSIC) bakal dilereni saka versi iki.
Core16550 Ganti Informasi Log
Bagian iki nyedhiyakake luwih lengkapview fitur sing mentas digabung, diwiwiti karo rilis paling anyar.

Versi	Apa Anyar
Inti 16550 v3.4	Core16550 nggunakake tembung kunci verilog sistem "break" minangka jeneng registrasi sing nyebabake masalah kesalahan sintaks. Tembung kunci diganti karo jeneng liya kanggo ngatasi masalah iki. Ditambahake dhukungan kulawarga PolarFire®
Inti 16550 v3.3	Ditambahake dhukungan kulawarga FPGA (RTG4™) sing tahan Radiasi

1. Deskripsi Blok Fungsional (Tanya Pitakonan)
   Bagean iki menehi katrangan singkat kanggo saben unsur diagram pemblokiran internal kaya sing ditampilake ing gambar ing ngisor iki.
   Gambar 1-1. Diagram Blok Core16550
   

Unsur-unsur Diagram Blok Internal (Tanya Pitakonan)
Bagean ing ngisor iki nyedhiyakake informasi babagan unsur-unsur diagram blok internal.

1. RWControl (Ask a Question)
   Pemblokiran RWControl tanggung jawab kanggo nangani komunikasi karo prosesor (paralel) sisih sistem. Kabeh nulis lan maca register Internal wis rampung liwat blok iki.
2. UART_Reg (Ask a Question)
   Blok UART_Reg nahan kabeh registrasi internal piranti.
3. RXBlock (Ask a Question)
   Iki minangka blok panrima. RXBlock nampa tembung serial sing mlebu. Bisa diprogram kanggo ngenali jembar data, kayata 5, 6, 7 utawa 8 bit; macem-macem setelan paritas, kayata genap, ganjil utawa ora paritas; lan bit mandeg sing beda, kayata 1, 1½ lan 2 bit. RXBlock mriksa kesalahan ing aliran data input, kayata kasalahan overrun, kesalahan pigura, kesalahan paritas lan kesalahan break. Yen tembung sing mlebu ora ana masalah, diselehake ing panrima FIFO.
4. Kontrol Interupsi (Tanya Pitakonan)
   Blok Interrupt Control ngirim sinyal interrupt bali menyang prosesor, gumantung saka negara FIFO lan data sing ditampa lan dikirim. Register Identifikasi Interupsi nyedhiyakake level interupsi. Interrupts dikirim kanggo transmisi kosong / buffer panrimo (utawa FIFOs), kesalahan ing nampa karakter, utawa kahanan liyane mbutuhake manungsa waé saka prosesor.
5. Baud Rate Generator (Ask a Question)
   Blok iki njupuk PCLK input lan dibagi karo nilai sing diprogram (saka 1 nganti 216 - 1). Asil dibagi 16 kanggo nggawe jam transmisi (BAUDOUT).
6. TXBlock (Ask a Question)
   Blok Transmit nangani transmisi data sing ditulis menyang Transmit FIFO. Iki nambahake bit Start, Parity lan Stop sing dibutuhake kanggo data sing dikirim supaya piranti panampa bisa nindakake penanganan lan nampa kesalahan sing tepat.

Antarmuka Piranti Lunak (Takon Pitakonan)
Definisi register Core16550 lan pemetaan alamat diterangake ing bagean iki. Tabel ing ngisor iki nuduhake ringkesan registrasi Core16550.

PADDR[4:0] (Alamat)	Divisor Latch Akses Bit1 (DLAB)	jeneng	Simbol	Nilai standar (reset).	Jumlah Bits	Maca / Nulis
00	0	Receiver Buffer Register	RBR	XX	8	R
00	0	Register Holding Transmitter	THR	XX	8	W
00	1	Divisor Latch (LSB)	DLR	01h	8	R/W
04	1	Divisor Latch (MSB)	DMR	00h	8	R/W
04	0	Interrupt Enable Register	IER	00h	8	R/W
08	X	Interrupt Identification Register	IIR	C1h	8	R
08	X	Daftar Kontrol FIFO	FCR	01h	8	W
0C	X	Daftar Kontrol Line	LCR	00h	8	R/W
10	X	Register Kontrol Modem	MCR	00h	8	R/W
14	X	Daftar Status Line	LSR	60h	8	R
18	X	Register Status Modem	MSR	00h	8	R
1C	X	Scratch Register	SR	00h	8	R/W

penting

DLAB minangka MSB saka Line Control Register (LCR bit 7).

Register Buffer Receiver (Takon Pitakonan)
Register Receiver Buffer ditetepake ing tabel ing ngisor iki.
Tabel 1-2. Register Buffer Receiver (Mung Waca)—Alamat 0 DLAB 0

bit	jeneng	Negara Default	Negara sing sah	Fungsi
7..0	RBR	XX	0..FFh	Ditampa bit data. Bit 0 minangka LSB, lan minangka bit pisanan sing ditampa.

Register Holding Transmitter (Takon Pitakonan)
Register Transmitter Holding ditetepake ing tabel ing ngisor iki.
Tabel 1-3. Register Holding Transmitter-Tulis Mung

bit	jeneng	Negara Default	Negara sing sah	Fungsi
7..0	THR	XX	0..FFh	Kanggo ngirim bit data. Bit 0 minangka LSB, lan dikirim dhisik.

FIFO Control Register (Ask a Question)
Register Kontrol FIFO ditetepake ing tabel ing ngisor iki.

Bit (7:0)	Negara Default	Negara sing sah	Fungsi
0	1	0, 1	Ngaktifake FIFOs Transceiver (Tx) lan Receiver (Rx). Bit iki kudu disetel dadi 1 nalika bit FCR liyane ditulis utawa ora bakal diprogram. 0: dipatèni 1: Diaktifake
1	0	0, 1	Mbusak kabeh bita ing Rx FIFO lan ngreset logika counter. Register Shift ora dibusak. 0: dipatèni 1: Diaktifake
2	0	0, 1	Mbusak kabeh bita ing Tx FIFO lan ngreset logika counter. Register Shift ora dibusak. 0: dipatèni 1: Diaktifake
3	0	0, 1	0: Transfer tunggal DMA: Transfer digawe antarane siklus bus CPU 1: Multi-transfer DMA: Transfer digawe nganti Rx FIFO kosong utawa Transmission System Operator (TSO) Transmit (XMIT) FIFO kapenuhan. FCR[0] kudu disetel dadi 1 kanggo nyetel FCR[3] dadi 1.
4, 5	0	0, 1	Reserved kanggo nggunakake mangsa.
6, 7	0	0, 1	Bit iki digunakake kanggo nyetel level pemicu kanggo interrupt Rx FIFO. 7 6 Rx FIFO Trigger Level (byte) 0 0 01 0 1 04 1 0 08 1 1 14

Register Kontrol Divisor (Takon Pitakonan)
Jam Baud Rate (BR) digawe kanthi misahake jam referensi input (PCLK) kanthi 16 lan nilai pembagi.

Tabel ing ngisor iki nampilake example saka nilai divisor kanggo BR dikarepake nalika nggunakake jam referensi 18.432 MHz.
Tabel 1-5. Divisor Latch (LS lan MS)

bit	jeneng	Negara Default	Negara sing sah	Fungsi
7..0	DLR	01h	01..FFh	LSB saka nilai pembagi
7..0	DMR	00h	00..FFh	MSB saka nilai pembagi

Tabel 1-6. Tarif Baud lan Nilai Divisor kanggo Jam Referensi 18.432 MHz

Baud Rate	Pembagi Desimal (Nilai Pembagi)	Kesalahan persen
50	23040	0.0000%
75	15360	0.0000%
110	10473	–0.2865%
134.5	8565	0.0876%
150	7680	0.0000%
300	3840	0.0000%
600	1920	0.0000%
1,200	920	4.3478%
1,800	640	0.0000%

Baud Rate	Pembagi Desimal (Nilai Pembagi)	Kesalahan persen
2,000	576	0.0000%
2,400	480	0.0000%
3,600	320	0.0000%
4,800	240	0.0000%
7,200	160	0.0000%
9,600	120	0.0000%
19,200	60	0.0000%
38,400	30	0.0000%
56,000	21	–2.0408%

Interrupt Enable Register (Takon Pitakonan)
Register Interrupt Enable ditetepake ing tabel ing ngisor iki.
Tabel 1-7. Interrupt Enable Register

bit	jeneng	Negara Default	Negara sing sah	Fungsi
0	ERBFI	0	0, 1	Ngaktifake "Data sing Ditampa Kasedhiya Interrupt" 0: Pateni 1: Diaktifake
1	ETBEI	0	0, 1	Ngaktifake "Transmitter Holding Register Empty Interrupt" 0: Disabled 1: Diaktifake
2	ELSI	0	0, 1	Ngaktifake "Interupsi Status Line Receiver" 0: Pateni 1: Diaktifake
3	EDSSI	0	0, 1	Ngaktifake "Modem Status Interrupt" 0: Pateni 1: Diaktifake
7..4	dilindhungi	0	0	tansah 0

Register Identifikasi Interupsi (Tanya Pitakonan)
Register Identifikasi Interrupt kapacak ing tabel ing ngisor iki. Tabel 1-8. Interrupt Identification Register

bit	jeneng	Negara Default	Negara sing sah	Fungsi
3..0	IIR	1h	0..Ch	Ngganggu bit identifikasi.
5..4	dilindhungi	00	00	tansah 00
7..6	Mode	11	11	11: Mode FIFO

Kolom register Identifikasi Interrupt ditetepake ing tabel ing ngisor iki.

Tabel 1-9. Interrupt Identification Register Field (IIR)

Nilai IIR[3:0)]	Tingkat Prioritas	Tipe Interrupt	Sumber Interrupt	Ngganggu Reset Control
0110	paling dhuwur	Status saluran panrima	Kesalahan overrun, kesalahan paritas, kesalahan framing utawa interrupt break	Maca daftar Status Line
0100	Kapindho	Data sing ditampa kasedhiya	data panrima kasedhiya	Maca register Receiver Buffer utawa FIFO mudhun ing ngisor tingkat pemicu

Tabel 1-9. Interrupt Identification Register Field (IIR) (lanjutan)
Nilai IIR[3:0)]	Tingkat Prioritas	Tipe Interrupt	Sumber Interrupt	Ngganggu Reset Control
1100	Kapindho	Indikasi wektu entek karakter	Ora ana karakter sing diwaca saka Rx FIFO sajrone kaping papat karakter pungkasan lan paling ora ana siji karakter sajrone wektu kasebut.	Maca register Receiver Buffer
0010	Katelu	Register Transmitter Holding kosong	Register Transmitter Holding kosong	Maca IIR utawa nulis menyang register Transmitter Holding
0000	Kaping papat	Status modem	Mbusak kanggo Kirim, Set Data Siap, Indikator Dering utawa Deteksi Pembawa Data	Maca register Status Modern

 Line Control Register (Tanya Pitakonan)
Register Line Control kapacak ing tabel ing ngisor iki. Tabel 1-10. Daftar Kontrol Line

bit	jeneng	Negara Default	Negara sing sah	Fungsi
1..0	WLS	0	0..3h	Dawane Tembung Pilih 00: 5 bit 01: 6 sru 10: 7 sru 11: 8 sru
2	STB	0	0, 1	Jumlah Stop Bit 0: 1 Stop bit 1: 1½ Stop bit nalika WLS = 00 2: Stop bit ing kasus liyane
3	PEN	0	0, 1	Paritas Aktifake 0: Pateni 1: Diaktifake. Paritas ditambahake ing transmisi lan dicenthang ing nampa.
4	EPS	0	0, 1	Paritas Genap Pilih 0: Paritas Ganjil 1: Kesetaraan
5	SP	0	0, 1	Kelet Paritas 0: Pateni 1: Diaktifake Ing ngisor iki rincian paritas, nalika paritas kelet diaktifake: Bits 4..3 11: 0 bakal dikirim minangka bit Paritas, lan dicenthang ing nampa. 01: 1 bakal dikirim minangka bit Paritas, lan dicenthang ing nampa.
6	SB	0	0, 1	Set Break 0: Pateni 1: Setel istirahat. SOUT dipeksa kanggo 0. Iki ora duwe efek ing logika pemancar. Break dipateni kanthi nyetel bit dadi 0.
7	DLAB	0	0, 1	Divisor Latch Akses Bit 0: dipatèni. Mode Ngalamat normal digunakake. 1: Diaktifake. Mbisakake akses menyang ndhaptar Divisor Latch sajrone operasi maca utawa nulis kanggo alamat 0 lan 1.

Register Kontrol Modem (Takon Pitakonan)
Register Modem Control kapacak ing tabel ing ngisor iki.

bit	jeneng	Negara Default	Negara sing sah	Fungsi
0	DTR	0	0, 1	Ngontrol output Data Terminal Ready (DTRn). 0: DTRn <= 1 1: DTRn <= 0
1	RTS	0	0, 1	Ngontrol output Request to Send (RTSn). 0: RTSn <= 1 1: RTSn <= 0
2	Metu 1	0	0, 1	Ngontrol sinyal Output1 (OUT1n). 0: OUT1n <= 1 1: OUT1n <= 0
3	Metu 2	0	0, 1	Ngontrol sinyal Output2 (OUT2n). 0: OUT2n <= 1 1: OUT2n <= 0
4	Loop	0	0, 1	Loop ngaktifake bit 0: Pateni 1: Diaktifake. Ing ngisor iki kedadeyan ing mode Loop: SOUT disetel dadi 1. Input SIN, DSRn, CTSn, RIn lan DCDn pedhot. Output saka register Transmitter Shift disambungake maneh menyang register Receiver Shift. Output kontrol modem (DTRn, RTSn, OUT1n lan OUT2n) yaiku disambungake njero menyang input kontrol modem, lan pin output kontrol modem disetel ing 1. Ing mode Loopback, data ditularaké langsung ditampa, saéngga CPU mriksa operasi saka UART. Interrupts operasi ing mode Loop.
7..4	dilindhungi	0h	0	dilindhungi

Daftar Status Line (Tanya Pitakonan)
Register Status Line ditetepake ing tabel ing ngisor iki.
Tabel 1-12. Ndhaptar Status Baris—Mung Waca

bit	jeneng	Negara Default	Negara sing sah	Fungsi
0	DR	0	0, 1	Indikator Siap Data 1 nalika bait data wis ditampa lan disimpen ing buffer nampa utawa FIFO. DR ngankat kanggo 0 nalika CPU maca data saka buffer nampa utawa FIFO.
1	OE	0	0, 1	Indikator Overrun Error Nuduhake yen bait anyar ditampa sadurunge CPU maca bait saka buffer nampa, lan bait data sadurungé wis numpes. OE dibusak nalika CPU maca ndhaftar Status Line. Yen data terus ngisi FIFO ngluwihi tingkat pemicu, ana kesalahan overrun nalika FIFO kebak lan karakter sabanjure wis rampung. ditampa ing register Shift. Karakter ing register Shift ditindhes, nanging ora ditransfer menyang FIFO.
2	PE	0	0, 1	Indikator Kesalahan Paritas Nuduhake yen bait sing ditampa nduweni kesalahan paritas. PE wis dibusak nalika CPU maca ndhaftar Status Line. Kesalahan iki dicethakaké kanggo CPU nalika karakter gadhah ing ndhuwur FIFO.
3	FE	0	0, 1	Indikator Kesalahan Framing Nuduhake yen byte sing ditampa ora duwe Stop bit sing bener. FE dibusak nalika CPU maca ndhaftar Status Line. UART bakal nyoba nyinkronake maneh sawise kesalahan framing. Kanggo nindakake iki, nganggep yen kesalahan framing amarga bit Mulai sabanjuré, supaya samples iki Mulai dicokot kaping pindho, lan banjur wiwit nampa data. Kesalahan iki dicethakaké kanggo CPU nalika karakter gadhah ing ndhuwur FIFO.

Tabel 1-12. Daftar Status Baris—Mung Waca (lanjutan)
bit	jeneng	Negara Default	Negara sing sah	Fungsi
4	BI	0	0, 1	Indikator Break Interrupt Nuduhake yen data sing ditampa ana ing 0, luwih suwe tinimbang wektu transmisi tembung lengkap (Mulai bit + Bit data + Paritas + Stop bit). BI wis dibusak nalika CPU maca ndhaftar Status Line. Kesalahan iki dicethakaké kanggo CPU nalika karakter gadhah ing ndhuwur FIFO. Nalika break occurs, mung siji karakter nul dimuat menyang FIFO.
5	THRE	1	0, 1	Indikator Transmitter Holding Register Empty (THRE). Nuduhake yen UART siap ngirim bait data anyar. THRE nyebabake gangguan kanggo CPU nalika dicokot 1 (ETBEI) ing Interrupt Enable register 1. dicokot iki disetel nalika TX FIFO kosong. Iki dibusak nalika paling siji bait ditulis menyang TX FIFO.
6	TEMT	1	0, 1	Indikator Kosong Transmitter Bit iki disetel kanggo 1 nalika loro pemancar FIFO lan Shift ndhaftar kosong.
7	FIER	0	1	Bit iki disetel nalika ana paling ora siji kesalahan paritas, kesalahan framing utawa break indikasi ing FIFO. FIER dibusak nalika CPU maca LSR yen ora ana kesalahan sakteruse ing FIFO.

Daftar Status Modem (Tanya Pitakonan)
Register Status Modem kapacak ing tabel ing ngisor iki.
Tabel 1-13. Register Status Modem—Mung Waca

bit	jeneng	Negara Default	Negara sing sah	Fungsi
0	DCTS	0	0, 1	Delta Clear kanggo Ngirim indikator. Nuduhake yen input CTSn wis diganti negara wiwit pungkasan diwaca dening CPU.
1	DDSR	0	0, 1	Delta Data Set Indikator Siap Nuduhake yen input DSRn wis diganti negara wiwit pungkasan diwaca dening CPU.
2	TERI	0	0, 1	Trailing Edge saka detektor Indikator Ring. Nuduhake yen input RI wis diganti saka 0 dadi 1.
3	DDCD	0	0, 1	Delta Data Carrier Detect indikator Nuduhake yen input DCD wis diganti negara. Cathetan: Yen bit 0, 1, 2 utawa 3 disetel dadi 1, interupsi Status Modem digawe.
4	CTS	0	0, 1	Clear kanggo Kirim Pelengkap input CTSn. Nalika bit 4 saka Modem Control Register (MCR) disetel kanggo 1 (loop), bit iki padha karo DTR ing MCR.
5	DSR	0	0, 1	Siap Data Siap Pelengkap input DSR. Nalika bit 4 saka MCR disetel dadi 1 (loop), bit iki padha karo RTSn ing MCR.
6	RI	0	0, 1	Indikator Ring Komplemen saka input RIN. Nalika bit 4 saka MCR disetel dadi 1 (loop), bit iki padha karo OUT1 ing MCR.
7	DCD	0	0, 1	Deteksi Pembawa Data Komplemen input DCDn. Nalika bit 4 saka MCR disetel dadi 1 (loop), bit iki padha karo OUT2 ing MCR.

Daftar Scratch (Tanya Pitakonan)
Register Scratch ditetepake ing tabel ing ngisor iki.

bit	jeneng	Negara Default	Fungsi
7..0	SCR	00h	Waca / Tulis register kanggo CPU. Ora ana efek ing operasi UART.

Aliran Alat (Atur Pitakonan)
Bagian iki nyedhiyakake rincian babagan aliran alat.

 SmartDesign (Ask a Question)
Core16550 kasedhiya kanggo diundhuh ing lingkungan desain penyebaran IP SmartDesign. Inti dikonfigurasi nggunakake GUI konfigurasi ing SmartDesign, deleng gambar ing ngisor iki.
Kanggo informasi babagan carane nggunakake SmartDesign kanggo instantiate, ngatur, nyambungake lan generate inti, ndeleng SmartDesign Pandhuan pangguna.

Gambar 2-1. Konfigurasi inti 16550 

Alur Simulasi (Anyar Pitakonan)
Testbench pangguna kanggo Core16550 kalebu ing kabeh rilis.
Kanggo mbukak simulasi, pilih pilihan Aliran Testbench pangguna ing SmartDesign banjur klik Generate Design ing menu SmartDesign. Testbench pangguna dipilih liwat GUI Konfigurasi Testbench Inti.
Nalika SmartDesign ngasilake proyek Libero SoC, nginstal testbench pangguna files.
Kanggo mbukak testbench pangguna, setel root desain menyang instantiation Core16550 ing panel Libero SoC Design Hierarchy lan klik lambang Simulasi ing jendhela SoC Design Flow. Iki invokes ModelSim® lan kanthi otomatis mbukak simulasi.

Sintesis ing Libero SoC (Ask a Question)
Klik lambang Synthesis ing Libero SoC. Jendhela Synthesis katon. Proyek Synplify®. Setel Synplify kanggo nggunakake standar Verilog 2001 yen Verilog digunakake. Kanggo mbukak Synthesis, klik lambang Run.

Panggonan-lan-Rute ing Libero SoC (Tanya Pitakonan)
Kanggo ngeset rute desain kanthi tepat lan mbukak Sintesis, klik lambang Layout ing Libero SoC lan nelpon Desainer. Core16550 ora mbutuhake setelan panggonan-lan-rute khusus.

Core16550 (Aja Pitakonan)

Bagian iki nyedhiyakake informasi babagan paramèter sing digunakake ing inti iki.

Parameter (Tanya Pitakonan)
Core16550 ora ndhukung paramèter tingkat paling dhuwur.

Antarmuka Inti (Aja Pitakonan)

Bagean iki nyedhiyakake ringkesan input lan output.

Deskripsi Sinyal I/O (Tanya Pitakonan)
Ing ngisor iki dhaptar definisi I/O Core16550.

jeneng	Jinis	Polaritas	Katrangan
PRESET	Input	kurang	Master ngreset
PCLK	Input	—	Jam master PCLK dipérang karo nilai register Divisor. Asil banjur dibagi 16 kanggo ngasilake baud rate. Sinyal asil yaiku sinyal BAUDOUT. Pojok munggah saka pin iki digunakake kanggo strobe kabeh sinyal input lan output.
PWRITE	Input	dhuwur	APB nulis / maca aktif, aktif-dhuwur. Nalika HIGH, data ditulis menyang lokasi alamat sing ditemtokake. Nalika LOW, data diwaca saka lokasi alamat sing ditemtokake.
PADDR[4:0]	Input	—	Alamat APB Kab Bus iki nyedhiyakake link kanggo CPU menyang alamat registrasi Core16550 kanggo diwaca utawa ditulis.
PSEL	Input	dhuwur	APB pilih Nalika iki dhuwur bebarengan karo PENABLE, maca lan nulis menyang Core16550 diaktifake.
PWDATA[7:0]	Input	—	Bus input data Data ing bis iki bakal ditulis menyang register ono sak siklus nulis.
PENABLE	Input	dhuwur	APB ngaktifake Yen iki HIGH bebarengan karo PSEL, maca lan nulis menyang Core16550 diaktifake.
PRDATA[7:0]	Output	—	bus output data Bus iki nduweni nilai register sing dituju sajrone siklus maca.
CTSn	Input	kurang	Clear kanggo Kirim Sinyal aktif-kurang iki minangka input sing nuduhake nalika piranti sing dipasang (modem) siyap nampa data. Core16550 ngirim informasi iki menyang CPU liwat ndhaftar Status Modem. Register iki uga nuduhake yen sinyal CTSn wis diganti wiwit pungkasan wektu, register wis diwaca.
DSRn	Input	kurang	Siap Data Siap Sinyal aktif-kurang iki minangka input sing nuduhake yen piranti sing dipasang (modem) wis siyap kanggo nyetel link karo Core16550. Core16550 ngirim informasi iki menyang CPU liwat ndhaftar Status Modem. Register iki uga nuduhake yen sinyal DSRn wis diganti wiwit pungkasan wektu register diwaca.
DCDn	Input	kurang	Deteksi Pembawa Data Sinyal aktif-kurang iki minangka input sing nuduhake yen piranti sing dipasang (modem) wis ndeteksi operator. Core16550 ngirim informasi iki menyang CPU sanajan ndhaftar Status Modem. Register iki uga nuduhake yen sinyal DCDn wis diganti wiwit pungkasan wektu register diwaca.
SIN	Input	—	Data Input Serial Data iki dikirim menyang Core16550. Iki disinkronake karo pin input PCLK.
RIN	Input	kurang	Indikator Ring Sinyal aktif-kurang iki minangka input sing nuduhake nalika piranti sing dipasang (modem) wis ngrasakake sinyal dering ing saluran telpon. Core16550 ngirim informasi iki menyang CPU liwat ndhaftar Status Modem. Register iki uga nuduhake nalika pinggir mburi RIn dirasakake.
SOUT	Output	—	Data output serial Data iki dikirim saka Core16550. Iki diselarasake karo pin output BAUDOUT.
RTSn	Output	kurang	Panjaluk Kirim Sinyal output aktif-kurang iki digunakake kanggo ngandhani piranti sing dipasang (modem) yen Core16550 siap ngirim data. Iki diprogram dening CPU liwat register Modem Control.

Tabel 4-1. Ringkesan Sinyal I/O (Lanjutan)
jeneng	Jinis	Polaritas	Katrangan
DTRn	Output	kurang	Terminal Data Siap Sinyal output aktif-kurang iki ngandhani piranti sing dipasang (modem) yen Core16550 siyap nggawe link komunikasi. Iki diprogram dening CPU liwat register Modem Control.
OUT1n	Output	kurang	Hasil 1 Output aktif-kurang iki minangka sinyal sing ditemtokake pangguna. CPU program sinyal iki liwat Register Modem Control lan disetel kanggo Nilai ngelawan.
OUT2n	Output	kurang	Hasil 2 Sinyal output aktif-kurang iki minangka sinyal sing ditemtokake pangguna. Iki diprogram dening CPU liwat register Modem Control lan disetel menyang nilai ngelawan. diprogram.
INTR	Output	dhuwur	Interrupt Pending Sinyal output aktif-dhuwur iki minangka sinyal output interrupt saka Core16550. Iku wis diprogram kanggo dadi aktif ing acara tartamtu, ngandhani CPU sing acara kuwi wis kedaden, (kanggo rincian liyane, ndeleng Interrupt Identification Register). CPU banjur njupuk tindakan sing cocog.
BAUDOUTn	Output	kurang	Baud metu Iki minangka sinyal jam output sing asale saka jam input kanggo nyinkronake aliran output data saka SOUT.
RXRDYN	Output	kurang	Receiver siap nampa transmisi. CPU dituduhake dening sinyal output aktif-kurang iki sing bagean panrima Core16550 kasedhiya kanggo data diwaca.
THRDYN	Output	kurang	Transmitter siap ngirim data. Sinyal aktif-kurang iki nuduhake marang CPU manawa bagean pemancar Core16550 duwe ruang kanggo nulis data kanggo transmisi.
rxfifo_kosong	Output	dhuwur	Nampa FIFO kosong. Sinyal iki dadi HIGH nalika nampa FIFO kosong.
rxfifo_full	Output	dhuwur	Nampa FIFO lengkap. Sinyal iki dadi High nalika nampa FIFO kebak.

Diagram Wektu (Tanya Pitakonan)
Bagean iki nyedhiyakake diagram wektu inti iki.

 Siklus Nulis Data lan Siklus Wacan Data (Aja Pitakonan)
Gambar 5-1 lan Gambar 5-2 nggambarake siklus nulis lan maca hubungan wektu siklus relatif kanggo jam sistem APB, PCLK.

Register Tulis (Ask a Question)
Tokoh ing ngisor iki nuduhake sinyal Alamat, Pilih lan Aktifake disambungake lan kudu bener sadurunge munggah ing PCLK. Nulis ana ing pojok munggah saka sinyal PCLK.

Ndhaptar Waca (Aja Pitakonan)
Tokoh ing ngisor iki nuduhake sinyal Alamat, Pilih lan Aktifake disambungake lan kudu bener sadurunge munggah ing PCLK. Maca dumadi ing pinggiran munggah saka sinyal PCLK. Kanggo katrangan luwih lengkap babagan deskripsi lan bentuk gelombang wektu, deleng spesifikasi AMBA.

Sinkronisasi Penerima (Tanya Pitakonan)
Nalika panrima ndeteksi negara Low ing stream data mlebu, nyinkronake menyang. Sawise pinggiran wiwitan, UART ngenteni 1.5 × (dawa bit normal). Iki nyebabake saben bit sakteruse diwaca ing tengah jembaré. Tokoh ing ngisor iki nggambarake proses sinkronisasi iki.

Gambar 5-3. Sinkronisasi panrima

Operasi Testbench (Aja Pitakonan)
Mung siji testbench diwenehake karo Core16550: Verilog testbench pangguna. Iki minangka testbench sing gampang digunakake sing ditulis ing Verilog. testbench iki dimaksudaké kanggo modifikasi customer.

Pangguna Testbench (Aja Pitakonan)
Gambar ing ngisor iki nuduhake diagram blok saka mantanample desain pangguna lan testbench.
Gambar 6-1. Core16550 Pangguna Testbench

Testbench pangguna kalebu mantan prasajaample desain sing serves minangka referensi kanggo pangguna sing pengin ngleksanakake designs dhewe.
Testbench kanggo exampNanging, desain pangguna ngetrapake subset saka fungsi sing dites ing testbench verifikasi, kanggo rincian liyane, ndeleng Testbench pangguna. Conceptually, minangka ditampilake ing Figure 6-1, instantiation saka Core16550 simulasi nggunakake mikrokontroler prilaku lan sambungan loopback simulasi. Kanggo example, user testbench nduduhake ngirim lan nampa dening unit Core16550 padha, supaya sampeyan bisa gain dhasar ngerti carane nggunakake inti iki.
Testbench pangguna nduduhake persiyapan dhasar, ngirim lan nampa operasi Core16550. Testbench pangguna nindakake langkah-langkah ing ngisor iki:

1. Tulis menyang register kontrol.
2. Priksa data sing ditampa.
3. Aktifake ngirim lan nampa.
4. Maca register kontrol.
5. Ngirim lan nampa siji bait.

Panggunaan lan Kinerja Piranti (Aja Pitakonan)

Tabel ing ngisor iki nampilake data panggunaan lan kinerja Core16550. Tabel 7-1. Panggunaan lan Kinerja Core16550 PolarFire lan SoC PolarFire

Rincian piranti		Sumber daya			RAM
kulawarga	piranti	4 LUT	DFF	Elemen Logika	μSRAM
PolarFire®	MPF100T- FCSG325I	752	284	753	2
PolarFire®SoC	MPFS250TS- FCSG536I	716	284	720	2
RTG4™	RT4G150- 1CG1657M	871	351	874	2
IGLOO® 2	M2GL050TFB GA896STD	754	271	1021	2
SmartFusion® 2	M2S050TFBG A896STD	754	271	1021	2
SmartFusion®	A2F500M3G- STD	1163	243	1406	2
IGLOO®/IGLOOE	AGL600- STD/AGLE600 V2	1010	237	1247	2
Fusion	AFS600-STD	1010	237	1247	2
ProASIC® 3/E	A3P600-STD	1010	237	1247	2
ProASIC Plus®	APA075-STD	1209	233	1442	2
RTAX-S	RTAX250S- STD	608	229	837	2
Axcelerator®	AX125-STD	608	229	837	2

Masalah sing Ditanggulangi (Ask a Question)
Tabel ing ngisor iki nampilake kabeh masalah sing wis dirampungake kanggo macem-macem rilis Core16550.
Tabel 8-1. Masalah sing Ditanggulangi

Versi	Owah-owahan
v3.4	Core16550 nggunakake System Verilog Keyword "break" minangka jeneng registrasi sing nyebabake masalah kesalahan sintaks. Iki wis didandani kanthi ngganti tembung kunci nganggo jeneng liya. Ditambahake dhukungan kulawarga PolarFire®

Riwayat Revisi (Ask a Question)

Riwayat revisi nggambarake owah-owahan sing ditindakake ing dokumen kasebut. Owah-owahan kasebut didhaptar kanthi revisi, diwiwiti saka publikasi paling anyar.

Dhukungan FPGA Microchip

Klompok produk Microchip FPGA ndhukung produk karo macem-macem layanan dhukungan, kalebu Layanan Pelanggan, Pusat Dhukungan Teknis Pelanggan, a websitus, lan kantor sales donya. Pelanggan disaranake ngunjungi sumber online Microchip sadurunge ngubungi dhukungan amarga kemungkinan pitakone wis dijawab.
Hubungi Pusat Dhukungan Teknis liwat websitus ing www.microchip.com/support Sebutake nomer Komponen Piranti FPGA, pilih kategori kasus sing cocog, lan upload desain files nalika nggawe cilik support technical.
Hubungi Layanan Pelanggan kanggo dhukungan produk non-teknis, kayata rega produk, upgrade produk, informasi nganyari, status pesenan, lan wewenang.

• Saka Amerika Utara, telpon 800.262.1060
• Saka negara liya, hubungi 650.318.4460
• Fax, saka ngendi wae ing donya, 650.318.8044

Informasi Microchip

merek dagang
Jeneng lan logo "Microchip", logo "M", lan jeneng, logo, lan merek liyane minangka merek dagang kadhaptar lan ora kadhaptar saka Microchip Technology Incorporated utawa afiliasi lan/utawa anak perusahaan ing Amerika Serikat lan/utawa negara liya ("Microchip merek dagang"). Informasi babagan Microchip Trademarks bisa ditemokake ing https://www.microchip.com/en-us/about/legal-information/microchip-trademarks
ISBN:

Kabar Legal

• Publikasi iki lan informasi ing kene mung bisa digunakake karo produk Microchip, kalebu kanggo ngrancang, nguji, lan nggabungake produk Microchip karo aplikasi sampeyan. Gunakake informasi iki
  kanthi cara liya nglanggar syarat kasebut. Informasi babagan aplikasi piranti diwenehake mung kanggo penak lan bisa diganti karo nganyari. Sampeyan tanggung jawab kanggo mesthekake yen aplikasi sampeyan cocog karo spesifikasi sampeyan. Hubungi kantor sales Microchip lokal kanggo dhukungan tambahan utawa, entuk dhukungan tambahan ing www.microchip.com/en-us/support/design-help/client-support-services
• INFORMASI IKI DISEDIAKAN BY MICROCHIP "AS IS". MICROCHIP TANPA REPRESENTASI UTAWA JAMINAN APA SAJA APA SAJA UTAWA TERSURAT, TERTULIS UTAWA LISAN, STATUTORY UTAWA LAIN, sing ana hubungane karo informasi kasebut kalebu nanging ora winates karo JAMINAN NON-INFLARITY, NON-INFRINGEMENT. TUJUAN, Utawa JAMINAN sing ana gandhengane karo KONDISI, KUALITAS, UTAWA KINERJA.
• MICROCHIP ORA TANGGUH TANGGUNG JAWAB ANGGAP, KHUSUS, PUNITIF, INSIDENTAL, UTAWA KONSEKUENSI, RUGI, KERUSAKAN, BIAYA, UTAWA BAYARAN APA SAJA KANGGO KANGGO INFORMASI UTAWA PENGGUNAAN, NANGING SING DIBUAT, SANAAN ANA. UTAWA KERUSAKAN SING BISA DIPIKIR. TO THE FULLEST EXTENT diijini dening hukum, TANGGUNG JAWAB TOTAL MICROCHIP ING ALL CLAIMS ing sembarang cara sing ana hubungane karo informasi utawa panggunaan ora ngluwihi jumlah biaya, yen ana, sing sampeyan wis mbayar langsung menyang microchip kanggo informasi.
• Panggunaan piranti Microchip ing support urip lan / utawa aplikasi safety tanggung ing resiko panuku, lan panuku setuju kanggo defend, indemnify lan terus Microchip mbebayani saka samubarang lan kabeh karusakan, claims, cocog, utawa expenses asil saka nggunakake kuwi. Ora ana lisensi sing diwenehake, kanthi implisit utawa liya, miturut hak properti intelektual Microchip kajaba kasebut.

Fitur Proteksi Kode Piranti Microchip
Elinga rincian ing ngisor iki babagan fitur perlindungan kode ing produk Microchip:

• Produk Microchip cocog karo spesifikasi sing ana ing Lembar Data Microchip tartamtu.
• Microchip percaya yen kulawarga produk kasebut aman nalika digunakake kanthi cara sing dikarepake, ing spesifikasi operasi, lan ing kahanan normal.
• Nilai Microchip lan agresif nglindhungi hak properti intelektual sawijining. Usaha kanggo nglanggar fitur perlindungan kode produk Microchip dilarang banget lan bisa uga nglanggar Digital Millennium Copyright Act.
• Microchip utawa pabrikan semikonduktor liyane ora bisa njamin keamanan kode kasebut. Proteksi kode ora ateges manawa produk kasebut "ora bisa dipecah". Proteksi kode terus berkembang. Microchip nduweni komitmen kanggo terus ningkatake fitur perlindungan kode produk kita.

Pandhuan pangguna
© 2025 Microchip Technology Inc. lan anak perusahaan

Dokumen / Sumber Daya

MICROCHIP Core16550 Universal Asynchronous Receiver Transmitter [pdf] Pandhuan pangguna v3.4, v3.3, Core16550 Universal Asynchronous Receiver Transmitter, Core16550, Universal Asynchronous Receiver Transmitter, Asynchronous Receiver Transmitter, Receiver Transmitter, Transmitter

Referensi

• Manual pangguna